JP2000137467A - 液晶ディスプレイ用信号線駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】 液晶パネルの信号線に対するチャージおよび
ディスチャージ特性を改善する。 【解決手段】 ＤＡコンバータ２８は、１チャンネル毎
に、階調調節回路３２、レベル変換回路４０、デコーダ
４２、出力回路４４および出力パッド４６を有してい
る。階調調節回路３２は、データラッチ回路２６の１チ
ャンネル分のラッチ部２６ｊよりライン周期で与えられ
る６ビットの入力画像データＤ［ｄ0 ｄ1 ｄ2 ｄ3 ｄ4
ｄ5 ］を入力し、１ライン分の画素駆動期間の開始直後
の第１の期間中は上位３ビット［ｄ3 ｄ4 ｄ5 ］をその
ままスルーで出力するとともに下位３ビットを強制的に
“０”［０００］にして出力し、残りの第２の期間中は
全ビット［ｄ0 ｄ1 ｄ2 ｄ3 ｄ4 ｄ5 ］をそのままスル
ーで出力する。階調調節回路３２より出力された画像デ
ータはレベル変換回路４０を介してデコーダ４２に入力
され、デコードされる。そのデコーディング結果に応じ
ていずれか１つの階調電圧が選択される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多階調表示を行う
薄膜トランジスタ型の液晶ディスプレイ（ＴＦＴ−ＬＣ
Ｄ）および液晶パネルに関する。

【０００２】

【従来の技術】図１９に、一般的なＴＦＴ液晶パネルの
回路構成（一部）を示す。

【０００３】この種の液晶パネルは、複数本のゲート線
…Ｙi-1 ，Ｙi ，Ｙi+1 …と複数本の信号線…Ｘj-1 ，
Ｘj ，Ｘj+1 …とをマトリクス状に交差配置し、各交差
点の画素に透明導電膜からなる１個の画素電極Ｐと１個
の薄膜トランジスタＴＦＴを配置してなる。

【０００４】各画素電極Ｐと対向電極ＣＯＭと両者の間
に挟まれた液晶Ｑによって１画素分の信号蓄積容量ＣL
が構成される。また、各画素電極Ｐが形成される側と同
じ側に、信号蓄積補助容量ＣS を形成するための補助電
極Ｇが配置されている。

【０００５】各列（たとえばｊ列）においては、全ての
画素電極…Ｐi-1,j ，Ｐi,j …が、それぞれ対応する薄
膜トランジスタ…ＴＦＴi-1,j ，ＴＦＴi,j …を介して
各列の信号線Ｘj に電気的に共通接続されている。

【０００６】各行（たとえばｉ行）においては、その行
の全ての薄膜トランジスタ…ＴＦＴi,j-1 ，ＴＦＴi,j
，ＴＦＴi,j+1 …の制御端子が共通のゲート線Ｙi に
電気的に接続されている。

【０００７】ゲート線…Ｙi-1 ，Ｙi ，Ｙi+1 …は、ゲ
ート線ドライバ（図示せず）により１フレーム期間（１
Ｖ）内に通常は線順次走査で１行（１ライン）ずつ選択
されてアクティブ状態に駆動される。ゲート線たとえば
Ｙi がアクティブ状態になると、そのライン（ｉ行）上
の全ての薄膜トランジスタ…ＴＦＴi,j-1 ，ＴＦＴi,j
…がオンする。これと同期して、各列の信号線駆動回路
（図示せず）よりｉ行上の全ての画素に対するアナログ
の階調電圧がそれぞれ出力され、これらの階調電圧は各
列の信号線…Ｘj-1 ，Ｘj …およびオン状態の薄膜トラ
ンジスタ…ＴＦＴi,j-1 ，ＴＦＴi,j …を介してそれぞ
れ対応する画素電極…Ｐi,j-1 ，Ｐi,j…に印加（書き
込み）されるようになっている。

【０００８】図２０に、このＴＦＴ液晶パネルの１本分
の信号線を駆動するための信号線駆動回路の要部の構成
を示す。

【０００９】この信号線駆動回路において、ラッチ回路
１００には、１ライン周期で与えられるタイミングパル
スＴＰに応動して１画素分の入力画像データＤが取り込
まれる。画像データＤは、そのビット数ｎで表現可能な
２n 個の表示階調の中のいずれか１つをそのデータ値
（ｄ0,ｄ1,……ｄn-1 ）で指定する階調データである。

【００１０】ラッチ回路１００に取り込まれた画像デー
タＤは、レベル変換回路１０２でたとえば３ボルト系か
ら１０ボルト系に電圧変換を受けたうえでデコーダ１０
４に入力される。

【００１１】デコーダ１０４の後段に設けられている出
力回路１０６には、抵抗分圧回路からなる階調電圧発生
回路１０８より、設定された全て（２n 個）の表示階調
にそれぞれ対応した電圧レベルを有する複数の階調電圧
Ｖ0 〜ＶK-1 ，Ｖ'0〜Ｖ'K-1（Ｋ＝２n ）が供給され
る。

【００１２】たとえばコモン一定駆動法によって液晶に
交流電圧を印加する場合、画素電極には一定値の対向電
極電圧に対して正極及び負極の各々で階調電圧を印加す
るため、設定された表示階調の２倍の数（２Ｋ）の階調
電圧が用いられる。したがって、たとえばＫ階調の場
合、階調電圧発生回路１０８は正極性のＫ個の階調電圧
Ｖ0 〜ＶK-1 だけでなく負極性のＫ個の階調電圧Ｖ'0〜
Ｖ'K-1をも発生する。

【００１３】出力回路１０６は、階調電圧または表示階
調の総数の２倍の個数（２Ｋ）のスイッチ素子たとえば
アナログスイッチを有している。各アナログスイッチの
入力端子は階調電圧発生回路１０８からの各対応する階
調電圧を受け、出力端子は共通の出力パッド１１０に接
続されている。また、各アナログスイッチの制御端子は
デコーダ１０４の２Ｋ個の出力の中の１つに接続されて
おり、それらの導通がデコーダ１０４の出力により制御
される。出力パッド１１０は、対応する１本の信号線Ｘ
（図示せず）に接続されている。

【００１４】デコーダ１０４は、レベル変換回路１０２
より入力した１画素分のｎビットの階調データＤをデコ
ードして、２Ｋ個の出力の中の１つを選択的にアクティ
ブ状態にする。これにより、出力回路１０６では、デコ
ーダ１０４によって選択された１つのアナログスイッチ
がオン状態となり、このアナログスイッチを介して該当
の階調電圧Ｖj が出力される。この出力回路１０６より
出力された階調電圧Ｖj が出力パッド１１０を介して信
号線Ｘに供給される。

【００１５】なお、図２１に示すようにＹ方向で１ライ
ン毎に画素電圧の極性つまり信号線Ｘに供給する階調電
圧の極性を反転させるために、１ライン（１水平走査期
間ＴH ）毎に論理値の反転するライン反転制御信号ＰＯ
Ｌがデコーダ１０４に与えられる。デコーダ１０４は、
ＰＯＬがＨレベルのときは正極性側のＫ個の出力の中か
ら階調データＤの値に対応するもの（Ｖj ）を選択し、
ＰＯＬがＬレベルのときは負極性側のＫ個の出力の中か
ら階調データＤの値に対応するもの（Ｖj'）を選択す
る。

【００１６】正極性の階調電圧Ｖj が選択されたとき
は、出力回路１０６および出力パッド１１０を介して階
調電圧発生回路１０８より信号線Ｘj 上に電流が供給さ
れ（チャージが行われ）、該当画素電極（たとえばＰi-
1,j ）に対向電極電圧ＣＯＭよりも所望の表示階調に対
応した値だけ高い電圧レベルで階調電圧Ｖj が書き込ま
れる。

【００１７】また、負極性の階調電圧Ｖ'jが選択された
ときは、出力パッド１１０および出力回路１０６を介し
て信号線Ｘj から階調電圧発生回路１０８側へ電流が引
き込まれ（ディスチャージが行われ）、該当画素電極
（たとえばＰi,j ）に対向電極電圧ＣＯＭよりも所望の
表示階調に対応した値だけ低い電圧レベルで階調電圧
Ｖ'jが書き込まれる。

【００１８】

【発明が解決しようとする課題】上記したように、従来
の信号線ドライバでは、各列（たとえばｊ列）において
１ライン毎に入力画像データＤの値に応じて正極性階調
電圧Ｖ0 〜ＶK-1 の中のいずれか１つ（Ｖj ）または負
極性階調電圧Ｖ'j〜Ｖ'k-1の中のいずれか１つ（Ｖ'j）
が選択され、画素駆動期間ＴH の全時間を通じてこの選
択された階調電圧Ｖj （Ｖ'j）により各信号線Ｘj が駆
動される。その際、画素駆動期間ＴH の開始直後におい
ては、信号線Ｘj 上で充電電流または放電電流が流れる
ことによって、電圧の極性が反転する。

【００１９】しかしながら、従来の信号線ドライバで
は、信号線Ｘj に対する駆動力、特に画素駆動期間ＴH
の開始直後における充電（チャージ）および放電（ディ
スチャージ）の特性に改善すべき点がある。すなわち、
階調電圧発生回路１０８を構成する分圧抵抗が充電電流
または放電電流を制限するため、チャージ速度およびデ
ィスチャージ速度に限界があった。

【００２０】このため、たとえば薄膜トランジスタＴＦ
Ｔのソース線あるいはドレイン線上に塵芥等が付着して
階調電圧書き込みの電流経路が高抵抗になっていると、
チャージまたはディスチャージ速度の遅れが顕著にな
り、図２１の破線Ｌ’で示すように当該画素において最
終書き込み電圧が所望のレベルに達しなかったり、そこ
まで至らなくても破線Ｌで示すように実効電圧が不足
し、所望の階調表示ができなくなることがあった。

【００２１】このように、信号線Ｘj に対するチャージ
およびディスチャージ特性が十分でないため、階調電圧
書き込みの電流経路が高抵抗になっている画素が結果と
して欠陥となり、液晶パネルの歩留りを下げる原因にも
なっていた。

【００２２】本発明は、かかる従来技術の問題点に鑑み
てなされたもので、液晶パネルの信号線に対するチャー
ジおよびディスチャージ特性を改善する液晶ディスプレ
イ用の信号線駆動回路を提供することを目的とする。

【００２３】また、本発明は、液晶パネル内の各画素に
対して安定確実に所望の電圧レベルで階調電圧を書き込
むようにし、欠陥画素を少なくして、液晶パネルの歩留
りを向上させる信号線駆動回路を提供することを目的と
する。

【００２４】また、本発明は、消費電力の低減化を実現
する信号線駆動回路を提供することを目的とする。

【００２５】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明のうち請求項１に記載の発明は、マトリク
ス状に配置された複数の画素電極と１つの対向電極との
間に液晶が充填され、各々の前記画素電極は各対応する
薄膜トランジスタを介して各対応する信号線に電気的に
接続されるとともに、前記薄膜トランジスタの制御端子
は各対応するゲート線に電気的に接続され、前記対向電
極には所定の対向電極電圧が印加され、各々の前記画素
電極には各対応する前記ゲート線が駆動される度毎に所
望の表示階調に対応した電圧レベルを有する階調電圧が
前記信号線および前記薄膜トランジスタを介して印加さ
れるように構成された液晶ディスプレイ用の信号線駆動
回路において、前記対向電極電圧に対して相対的に正の
極性を有し、かつ設定された全ての表示階調にそれぞれ
対応した電圧レベルを有する複数の正極性階調電圧を発
生する第１の階調電圧発生手段と、前記対向電極電圧に
対して相対的に負の極性を有し、かつ設定された全ての
表示階調にそれぞれ対応した電圧レベルを有する複数の
負極性階調電圧を発生する第２の階調電圧発生手段と、
各々の前記信号線に対してライン周期で与えられる１画
素分の所望の表示階調を表すＮビット（Ｎ＞２）のディ
ジタル階調データを保持するデータラッチ手段と、１ラ
イン分の液晶駆動期間のうち開始直後の第１の期間は前
記階調データの上位Ｍビット（Ｍ＜Ｎ）をデコードし
て、前記第１または第２の階調電圧発生手段より与えら
れる前記複数の正極性階調電圧もしくは負極性階調電圧
の中から前記上位Ｍビットの値に対応した階調電圧を選
択して前記信号線上に出力し、残りの第２の期間は前記
階調データの全ビットをデコードして、前記第１または
第２の階調電圧発生手段より与えられる前記複数の正極
性階調電圧もしくは負極性階調電圧の中から前記全ビッ
トの値に対応した階調電圧を選択して前記信号線上に出
力するディジタル・アナログ変換手段とを有する構成と
した。

【００２６】請求項２に記載の発明は、上記請求項１に
記載の発明の構成において、前記第１または第２の階調
電圧発生手段が、少なくとも２つの基準電圧を所定の抵
抗値を有する複数個の抵抗で分圧して前記複数の正極性
階調電圧または負極性階調電圧を生成する抵抗分圧回路
を含むことを特徴とする。

【００２７】請求項３に記載の発明は、上記請求項１に
記載の発明の構成において、前記第１または第２の階調
電圧発生手段が、前記複数の正極性階調電圧または負極
性階調電圧のうち前記階調データの上位Ｍビットで指定
される２M ＋１個の階調電圧を基準電圧として発生する
基準電圧電源と、前記基準電圧電源からの前記２M ＋１
個の基準電圧を所定の抵抗値を有する複数個の抵抗で分
圧して残りの階調電圧を生成する抵抗分圧回路とを有す
ることを特徴とする。

【００２８】請求項４に記載の発明は、マトリクス状に
配置された複数の画素電極と１つの対向電極との間に液
晶が充填され、各々の前記画素電極は各対応する薄膜ト
ランジスタを介して各対応する信号線に電気的に接続さ
れるとともに、前記薄膜トランジスタの制御端子は各対
応するゲート線に電気的に接続され、前記対向電極には
所定の対向電極電圧が印加され、各々の前記画素電極に
は各対応する前記ゲート線が駆動される度毎に所望の表
示階調に対応した電圧レベルを有する階調電圧が前記信
号線および前記薄膜トランジスタを介して印加されるよ
うに構成された液晶ディスプレイ用の信号線駆動回路に
おいて、各々の前記信号線に対してライン周期で与えら
れる１画素分の所望の表示階調を表すＮビット（Ｎ＞
２）のディジタル階調データを保持するデータラッチ手
段と、前記対向電極電圧に対して相対的に正の極性を有
し、かつ設定された全ての表示階調にそれぞれ対応した
電圧レベルを有する複数の正極性階調電圧のうち前記階
調データの上位Ｍビット（Ｍ＜Ｎ）で指定可能な２M ＋
１個の階調電圧を基準電圧として発生する第１の基準電
圧電源と、前記第１の基準電圧電源より与えられる前記
２M ＋１個の基準電圧を所定の抵抗値を有する複数個の
抵抗で分圧して前記複数の正極性階調電圧を発生する第
１の抵抗分圧回路と、前記対向電極電圧に対して相対的
に負の極性を有し、かつ設定された全ての表示階調にそ
れぞれ対応した電圧レベルを有する複数の負極性階調電
圧のうち前記階調データの上位Ｍビットで指定可能な２
M ＋１個の階調電圧を基準電圧として発生する第２の基
準電圧電源と、前記第２の基準電圧電源より与えられる
前記２M ＋１個の基準電圧を所定の抵抗値を有する複数
個の抵抗で分圧して前記複数の負極性階調電圧を発生す
る第２の抵抗分圧回路と、１ライン分の液晶駆動期間の
うち開始直後の第１の期間は前記階調データの上位Ｍビ
ット（Ｍ＜Ｎ）をデコードして、前記第１の基準電圧電
源より与えられる前記２M ＋１個の正極性階調電圧もし
くは負極性階調電圧の中から前記上位Ｍビットに対応し
た階調電圧を選択して前記信号線上に出力し、残りの第
２の期間は前記階調データの全ビットをデコードして、
前記第１または第２の抵抗分圧回路より与えられる前記
複数の正極性階調電圧もしくは負極性階調電圧の中から
前記全ビットに対応した階調電圧を選択して前記信号線
上に出力するディジタル・アナログ変換手段とを有する
構成とした。

【００２９】請求項５に記載の発明は、上記請求項１〜
４のいずれかに記載の発明の構成において、入力端子が
前記ディジタル・アナログ変換手段の出力端子に電気的
に接続されるとともに、出力端子が前記信号線に電気的
に接続された増幅器を有する構成とした。

【００３０】

【発明の実施の形態】以下、図１〜図１８を参照して本
発明の実施例を説明する。

【００３１】図１に、本発明の一実施例によるアクティ
ブマトリクス方式のフルカラーＴＦＴ−ＬＣＤの構成を
模式的に示す。

【００３２】このＴＦＴ−ＬＣＤは、ＴＦＴ液晶パネル
１０の周辺回路として、ゲート線Ｙ1,Ｙ2,…を駆動する
ための並列接続されたゲート線ドライバＧ1,Ｇ2,…と、
信号線Ｘ1,Ｘ2,…を駆動するための並列接続された信号
線（ソース）ドライバＳ1,Ｓ2,…と、各部の動作を制御
するコントローラ１２と、表示すべき画像信号に対して
所要の信号処理を行う画像信号処理回路１４と、γ補正
用の基準電源電圧を発生するγ補正用基準電源１６とを
備えている。

【００３３】画像信号処理回路１４は、各画素の表示階
調を表すディジタルの画像データ（階調データ）Ｄを各
信号線ドライバＳ1,Ｓ2,…に供給する。本ＬＣＤのフル
カラー（多階調表示）におけるＲ，Ｇ，Ｂ各１色分の階
調数が６４階調に設定された場合は、Ｒ，Ｇ，Ｂの各画
素につき６ビットの画像データＤが画像信号処理回路１
４より各信号線ドライバＳ1,Ｓ2,…に与えられる。

【００３４】コントローラ１２は、水平同期信号ＨS お
よび垂直同期信号ＶS に同期した種々の制御信号または
タイミング信号を各ゲート線ドライバＧ1,Ｇ2,…および
各信号線ドライバＳ1,Ｓ2,…に供給する。γ補正用基準
電源１６は、液晶パネル１０のＶ（電圧）−Ｔ（透過
率）特性に基づいた複数個たとえば１８個のγ補正用基
準電源電圧GMA1〜GMA18 を各信号線ドライバＳ1,Ｓ2,…
に供給する。

【００３５】液晶パネル１０は、任意のＴＦＴパネル構
造を有するものでよく、以下の説明では図１９の回路構
成を有するものとする。

【００３６】図２に、信号線ドライバＳの回路構成を示
す。図示のように、信号線ドライバＳは、シフトレジス
タ２０、データラッチ回路２２、２４，２６、ＤＡコン
バータ２８および階調電圧生成回路３０を有している。

【００３７】シフトレジスタ２０には、コントローラ１
２からのたとえば論理値“１”のポインティング情報を
有するイネーブル入力信号ＥＩＯが入力される。この信
号ＥＩＯが第１データラッチ回路（レジスタ）２４の各
チャンネル分のデータ格納位置を順次指示しながらシフ
トレジスタ２０内でシフト方向選択信号Ｌ／Ｒの指示す
る方向にクロックＣＬＫに同期してシフトされること
で、画像信号処理回路１４からの画像データＤ（ＤR ，
ＤG ，ＤB ）が第１データラッチ回路２４にシリアルに
取り込まれる。

【００３８】第１データラッチ回路２４内に所定数（た
とえば２４０個）の画像データＤが全部揃うと、次にコ
ントローラ１２からのタイミングパルスＴＰ1 に応動し
てそれら１ライン分の画像データＤがパラレルで第２デ
ータラッチ回路２６に取り込まれる。

【００３９】第２データラッチ回路２６に取り込まれた
１ライン分の画像データＤはＤＡコンバータ２８に与え
られ、ＤＡコンバータ２８内で後述するように各チャン
ネル毎に画像データＤをそのデータ値（表示階調）に対
応する電圧レベルを有する階調電圧Ｖへ変換するディジ
タル・アナログ変換処理が行われる。ＤＡコンバータ２
８より出力された各チャンネル分の階調電圧Ｖj は各対
応する信号線Ｘj に供給される。

【００４０】階調電圧生成回路３０は、γ補正用基準電
源１６からのγ補正用基準電源電圧GMA1〜GMA18 を入力
し、コモン一定駆動法で所要の階調（６４階調）を実現
するのに必要な正極性の階調電圧Ｖ0 〜Ｖ63および負極
性の階調電圧Ｖ'0〜Ｖ'63 をＤＡコンバータ２８に供給
する。

【００４１】図３に、ＤＡコンバータ２８内の１チャン
ネル分の回路構成を示す。図示のように、ＤＡコンバー
タ２８は、１チャンネル毎に、階調調節回路３２、レベ
ル変換回路４０、デコーダ４２、出力回路４４および出
力パッド４６を有している。

【００４２】階調調節回路３２は、データラッチ回路２
６の１チャンネル分のラッチ部２６ｊよりライン周期で
与えられる６ビットの入力画像データＤ［ｄ0 ｄ1 ｄ2
ｄ3ｄ4 ｄ5 ］を入力し、そのうちの上位３ビット［ｄ3
ｄ4 ｄ5 ］をスルーで出力し、下位３ビット［ｄ0 ｄ1
ｄ2 ］をマスク回路３４に通して選択的に出力するよ
うになっている。

【００４３】図４に示すように、マスク回路３４は、３
ビット分のＮＡＮＤ回路３６(0) ，３６(1) ，３６(2)
およびインバータ３８(0) ，３８(1) ，３８(2) から構
成されている。

【００４４】ＮＡＮＤ回路３６(0) ，３６(1) ，３６
(2) の一方の入力端子には入力画像データＤの各対応す
るビットｄ0 ，ｄ1 ，ｄ2 がそれぞれ入力され、他方の
入力端子にはコントローラ１２からのマスク制御信号CT
RLが供給される。

【００４５】このマスク制御信号CTRLが論理値“０”に
なっている時は、入力ビットｄ0 ，ｄ1 ，ｄ2 の値に関
係なく各ＮＡＮＤ回路３６(0) ，３６(1) ，３６(2) の
出力が強制的に論理値“１”になり、したがって各イン
バータ３８(0) ，３８(1) ，３８(2) の出力が論理値
“０”になる。これにより、ラッチ回路２６ｊからの入
力画像データＤは、上位３ビット［ｄ3 ｄ4 ｄ5 ］だけ
を有効ビットとする画像データＤ’［０００ｄ3 ｄ4 ｄ
5 ］に変換される。

【００４６】マスク制御信号CTRLが論理値“１”になっ
ている時は入力ビットｄ0 ，ｄ1 ，ｄ2 に対してＮＡＮ
Ｄ回路３６(0) ，３６(1) ，３６(2) がそれぞれインバ
ータとして動作する。したがって、インバータ３８(0)
，３８(1) ，３８(2) の出力端子には入力ビットｄ0
，ｄ1 ，ｄ2 がそれぞれそのままの値で得られる。こ
れにより、ラッチ回路２６ｊからの入力画像データＤは
全ビットがそのままの値（スルー）で後段のレベル変換
回路４０へ転送される。

【００４７】図３において、レベル変換回路４０は、こ
のＤＡコンバータ２８においてコモン一定駆動法による
正極性と負極性の双方にわたる階調電圧を扱えるよう
に、画像データＤの各ビットの論理電圧（たとえば３ボ
ルト系）を高い電圧（１０ボルト系）に変換してデコー
ダ４２に与える。

【００４８】デコーダ４２の後段に設けられている出力
回路４４は、正極性出力回路４４Ａおよび負極性出力回
路４４Ｂからなる。一方、階調電圧生成回路３０も正極
性階調電圧生成回路３０Ａおよび負極性階調電圧生成回
路３０Ｂからなる。

【００４９】図５に正極性出力回路４４Ａおよび正極性
階調電圧生成回路３０Ａの回路構成を示し、図６に負極
性出力回路４４Ｂおよび負極性階調電圧生成回路３０Ｂ
の回路構成を示す。

【００５０】図５において、正極性出力回路４４Ａは、
階調電圧または表示階調の総数に等しい個数（６４個）
のスイッチ素子たとえばアナログスイッチｅ0 〜ｅ63を
有している。各アナログスイッチｅi の入力端子は正極
性階調電圧生成回路３０Ａからの各対応する階調電圧Ｖ
i を受け、出力端子は共通出力端子Ｆに接続され、制御
端子はデコーダ４２の対応出力端子ｃi に接続されてい
る。

【００５１】正極性階調電圧生成回路３０Ａは、γ補正
用基準電源１６からの正極性γ補正用基準電源電圧GMA1
〜GMA9を入力する９個の入力端子と、正極性の階調電圧
Ｖ0〜Ｖ63を出力するための６４個の出力端子またはノ
ードとを有する直列抵抗分圧回路から構成されている。

【００５２】この直列抵抗分圧回路において、一方の端
の入力端子には１０ボルト付近に設定された最も高い電
圧レベルのγ補正用基準電圧GMA1が与えられ、他方の端
の入力端子には対向電極電圧ＣＯＭの電圧レベルである
５ボルト付近に設定された正極性で最も低い電圧レベル
のγ補正用基準電圧GMA9が与えられ、中間の入力端子に
は電圧レベルの高い方から順に正極性の中間レベルのγ
補正用基準電圧GMA2，GMA3，…GMA8がそれぞれ与えられ
る。

【００５３】各入力端子に入力されたγ補正用基準電圧
GMA1，GMA2，…GMA9は、直列抵抗分圧回路における分圧
用の基準電圧として用いられるだけでなく、そのまま
（スルーで）所定の階調電圧Ｖ0 ，Ｖ8 ，…Ｖ63として
出力される。

【００５４】ここで、重要なことは、γ補正用基準電圧
GMA1，GMA2，…GMA9に対応する階調電圧Ｖ0 ，Ｖ8 ，…
Ｖ63が、６ビットの入力画像データＤの上位３ビット
［ｄ3ｄ4 ｄ5 ］で指定されること、つまりマスク処理
（変換）後の画像データＤ’によって直接指定されるこ
とである。同様のことが、後述する負極性γ補正用基準
電源電圧GMA10 〜GMA18 に対応する負極性の階調電圧
Ｖ'0，Ｖ'8，…Ｖ'63 と入力画像データＤまたはマスク
処理後の画像データＤ’との間でも成立する。

【００５５】隣合う２つの入力端子またはγ補正用基準
電圧（たとえばGMA0とGMA1）の間では、所定の抵抗値を
有する８個の抵抗からなる直列抵抗回路の７個のノード
にそれぞれ中間または分圧タップが設けられている。こ
れらの中間タップより両γ補正用基準電圧（GMA0，GMA
1）の間で所定の電圧値に設定された７個の分圧電圧が
それぞれ階調電圧（Ｖ1 ，Ｖ2 ，…Ｖ7 ）として取り出
される。もっとも、下端部の２つの入力端子（γ補正用
基準電圧GMA9とGMA10 ）の間だけは、７個の分圧抵抗に
よって６個の階調電圧Ｖ57，Ｖ58，…Ｖ62が取り出され
る。

【００５６】図６に示すように、負極性出力回路４４Ｂ
および負極性階調電圧生成回路３０Ｂは、それぞれ正極
性出力回路４４Ａおよび正極性階調電圧生成回路３０Ａ
と同じ回路構成になっている。

【００５７】すなわち、負極性出力回路４４Ｂは、階調
電圧または表示階調の総数に等しい個数（６４個）のス
イッチ素子たとえばアナログスイッチｅ'0〜ｅ'63 を有
している。各アナログスイッチｅ'iの入力端子は負極性
階調電圧生成回路３０Ｂからの各対応する階調電圧Ｖ'i
を受け、出力端子は共通出力端子Ｆ' に接続され、制御
端子はデコーダ４２の対応出力端子ｃ'iに接続されてい
る。

【００５８】また、負極性階調電圧生成回路３０Ｂは、
γ補正用基準電源１６からの負極性γ補正用基準電源電
圧GMA10 〜GMA18 を入力する９個の入力端子と、負極性
の階調電圧Ｖ'0〜Ｖ'63 を出力するための６４個の出力
端子またはノードとを有する直抵抗分圧回路から構成さ
れている。

【００５９】ここで、GMA10 〜GMA18 のうち、GMA18
は、０ボルト付近に設定された負極性で電圧レベルの最
も低い基準電圧であり、正極性のGMA1に対応する。ま
た、GMA10 は、対向電極電圧ＣＯＭの電圧レベルである
５ボルト付近に設定された負極性で電圧レベルの最も高
い基準電圧であり、正極性のGMA9に対応する。

【００６０】図７に、入力画像データＤの値（１６進数
表示）とγ補正用基準電源電圧GMA1〜GMA18 との関係
（γ補正）を曲線で示す。図中、ＶDD1 は１０ボルト、
ＶSS1は０ボルトの電源電圧レベルである。

【００６１】また、図８に、入力画像データＤの値（１
６進数表示および２進数表示）と正極性階調電圧Ｖ0 〜
Ｖ63との対応関係をテーブル（数値）で示す。入力画像
データＤの値と負極性階調電圧Ｖ'0〜Ｖ'63 との対応関
係は、図示していないが、正極性の場合（Ｖ0 〜Ｖ63）
とほぼ同様である。

【００６２】デコーダ４２は、レベル変換回路４０より
全ビット有効の画像データＤまたは上位３ビット有効の
画像データＤ’を入力するとともに、コントローラ１２
より１ライン（１水平走査期間ＴH ）毎に論理値の反転
するライン反転制御信号ＰＯＬを受け取る。

【００６３】ＰＯＬがＨレベルのとき、デコーダ４２
は、正極性側の６４個の出力ｃ0 〜ｃ63の中から画像デ
ータＤ（Ｄ’）の値に対応するもの（たとえばｃj ）を
アクティブにする。そうすると、正極性出力回路４４Ａ
では、そのアクティブ状態のデコーダ出力ｃj に対応す
るアナログスイッチｅj がオンし、正極性階調電圧生成
回路３０Ａからの該当階調電圧Ｖj が該アナログスイッ
チｅj を介して出力パッド４６側に出力される。

【００６４】ＰＯＬがＬレベルのときは、デコーダ４２
は、負極性側の６４個の出力ｃ'0〜ｃ'63 の中から画像
データＤ（Ｄ’）の値に対応するもの（たとえばｃ'j）
をアクティブにする。そうすると、負極性出力回路４４
Ｂでは、そのアクティブ状態のデコーダ出力ｃ'jに対応
するアナログスイッチｅ'jがオンし、負極性階調電圧生
成回路３０Ｂからの該当階調電圧Ｖ'jが該アナログスイ
ッチｅ'jを介して出力パッド４６側に出力される。

【００６５】次に、図１０の波形につき本実施例におけ
る作用を示す。

【００６６】本実施例では、各ラインの画素駆動期間Ｔ
H が開始直後に設定された所定時間の第１の期間Ｔa と
残存時間の第２の期間Ｔb とに分割されている。コント
ローラ１２より階調調節回路３２のマスク回路３４に与
えられるマスク制御信号CTRLは、第１の期間Ｔa 中は論
理値“１”の状態をとり、第２の期間Ｔb 中は論理値
“０”の状態をとる。

【００６７】これにより、第１の期間Ｔa 中は、マスク
回路３４のマスク作用により、入力画像データＤが、下
位３ビット［ｄ0 ｄ1 ｄ2 ］を強制的に“０”値［００
０］とし上位３ビット［ｄ3 ｄ4 ｄ5 ］だけを有効ビッ
トとする画像データＤ’［０００ｄ3 ｄ4 ｄ5 ］に変換
される。この上位３ビット有意の画像データＤ’がデコ
ーダ４２でデコードされ、そのデータ値に対応した階調
電圧が選択される。

【００６８】ここで、デコードされる画像データＤ’
は、本来の入力画像データＤよりも下位３ビットの値だ
け小さな値を有するとともに、入力画像データＤの全ビ
ットの値に対応する階調電圧より小さい側の最も近接し
たγ補正用基準電圧GMA に対応する階調電圧を指定す
る。

【００６９】たとえば、入力画像データＤが［００１０
１０］とすると、この本来のデータ値に対応する階調電
圧は正極性ではＶ10、負極性ではＶ'10 である。この場
合、マスク処理後の画像データＤ’は［００１０００］
であり、このデータ値に対応する階調電圧は正極性では
Ｖ8 、負極性ではＶ'8 である。つまり、正極性および
負極性のいずれの場合でも、画像データＤ’で指定され
る階調電圧Ｖ8 （Ｖ'8）は、入力画像データＤの本来指
定する階調電圧Ｖ10（Ｖ'10)と比較して下位３ビットの
値に応じた階調数だけ対向電極電圧ＣＯＭに対する電圧
差（絶対値）の大きい方に移行し、しかもγ補正用基準
電圧GMA2（GMA17 ）に対応する。

【００７０】こうして、第１の期間Ｔa 中は、対向電極
電圧ＣＯＭに対して本来の階調電圧よりも絶対値の大き
い最近接のγ補正用基準電圧GMA が階調電圧Ｖとして出
力回路４４および出力パッド４６を介して対応信号線Ｘ
j に供給される。γ補正用基準電圧GMA は、γ補正用基
準電源１６より発生される電源電圧であり、しかも階調
電圧生成回路３０の分圧抵抗を通らずに供給されるた
め、信号線Ｘj に対する駆動能力が大きい。

【００７１】これにより、図１０に示すように、各ライ
ンの画素駆動期間ＴH の開始直後に各信号線Ｘj で極性
反転のチャージまたはディスチャージが迅速かつ強力に
行われる。

【００７２】第１の期間Ｔa が終了すると、第２の期間
Ｔb に入る。第２の期間Ｔb では、マスク回路３４が実
質的にスルー状態となり、入力画像データＤの全ビット
がそのままの値でデコーダ４２に入力されることによ
り、入力画像データＤの本来（全ビット）の値に対応し
た階調電圧Ｖj に切り替わる。

【００７３】この本来の階調電圧Ｖj は、それまで選択
されていた階調電圧つまりγ補正用基準電圧GMA よりも
下位３ビットの値分だけ階調度の低い電圧レベルを有す
る。これにより、信号線Ｘの電圧が目的のレベルに移行
し、結果として当該画素電極Ｐに所望の階調電圧が印加
（書き込み）される。

【００７４】図１０において、破線Ｑ，Ｑ’は画素電極
に印加される電圧を示す。本実施例では、上記したよう
に、画素駆動期間ＴH の開始直後に本来以上の駆動力で
極性反転のチャージまたはディスチャージを行う。これ
により、信号線Ｘないし薄膜トランジスタＴＦＴの階調
電圧書き込みの電流経路の抵抗値が塵埃等の付着によっ
て少々高くなっていても、本来以上の駆動力を有するチ
ャージまたはディスチャージによって安定確実に所望の
書き込み電圧に到達させることができる。したがって、
従来の駆動方式では表示不良となっていた画素にも所望
の電圧を書き込むことができ、結果として液晶パネルの
歩留りを向上させることができる。

【００７５】また、本実施例では、画素駆動期間ＴH の
開始直後におけるチャージ（充電）およびディスチャー
ジ（放電）をγ補正用基準電源１６からの基準電源GMA
によって行うので、階調電圧生成回路３０の分圧抵抗を
介して信号線Ｘに供給する電流を少なくすることができ
る。したがって、階調電圧生成回路３０において抵抗値
の高い分圧抵抗を使用することができ、それによって定
常時に抵抗分圧回路を流れる電流に因る消費電力を大幅
に少なくすることができる。

【００７６】次に、図１１〜図１６につき本実施例の変
形例および他の実施例を説明する。なお、上記実施例の
ものと同一の構成・機能を有する部分には同一の符号を
付している。

【００７７】図１１に示す変形例は、正極性および負極
性の出力回路４４Ａ，４４Ｂと出力パッド４６との間に
出力アンプ４８，５０を挿入したものである。これらの
出力アンプ４８，５０は、インピーダンス変換機能を有
する演算増幅器の電圧フォロアで構成されてよい。出力
アンプ４８，５０の入力インピーダンスが非常に高いた
め、階調電圧生成回路３０の出力電流を一層少なくし、
低消費電力化をはかることができる。

【００７８】図１２に示す構成は、γ補正用基準電源１
６に代えて、一対の基準電源電圧ＶDD1 ，ＶSS1 を基に
階調電圧生成回路５２内で分圧抵抗により全ての所要の
階調電圧Ｖ0 〜Ｖ63，Ｖ'0〜Ｖ'63 を生成するようにし
たものである。

【００７９】図１３に、階調電圧生成回路５２の回路構
成を示す。図示のように、外部電源（図示せず）からの
電源電圧ＶDD1 （たとえば１０ボルト）、ＶSS1 （たと
えば０ボルト）が両端の入力端子に入力され、両入力端
子の間に接続されている直列抵抗回路の１２７個のノー
ドまたはタップより分圧電圧として正極性の階調電圧Ｖ
0 〜Ｖ63および負極性の階調電圧Ｖ'0〜Ｖ'63 が取り出
される。

【００８０】かかる構成例によっても、画素駆動期間Ｔ
H の開始直後の第１の期間Ｔa で、目的の電圧よりも絶
対値の高い電圧で駆動することにより、安定確実に所望
の書き込み電圧に到達させることができる。

【００８１】図１４の構成例は、階調調節回路３２にお
いてマスク回路３４によるマスキング対象となる入力画
像データＤのビットを下位４ビット［ｄ0 ｄ1 ｄ2 ｄ3
］としたものである。

【００８２】この場合、第１の期間Ｔa 中は、入力画像
データＤの上位２ビットで指定される階調電圧、つまり
Ｖ0 （Ｖ'0) ，Ｖ16（Ｖ'16) ，Ｖ32（Ｖ'32)，Ｖ63
（Ｖ'63)の中で画像データＤの全ビットの値に対応する
本来の階調電圧よりも階調度（対向電極電圧ＣＯＭに対
する絶対値）の大きい最近接のものが選択的に出力され
る。第２の期間Ｔb では、入力画像データＤの全ビット
で指定される本来の階調電圧Ｖj が選択される。

【００８３】図１５の構成例は、階調調節回路３２にお
いてマスク回路３４によるマスキング対象となる入力画
像データＤのビットを下位２ビット［ｄ0 ｄ1 ］とした
ものである。

【００８４】この場合、第１の期間Ｔa 中は、入力画像
データＤの上位４ビットで指定される階調電圧、つまり
Ｖ0 （Ｖ'0) ，Ｖ4 （Ｖ'4) ，Ｖ8 （Ｖ'8) ，…Ｖ63
（Ｖ'63)の中で画像データＤの全ビットの値に対応する
本来の階調電圧よりも階調度（対向電極電圧ＣＯＭに対
する絶対値）の大きい最近接のものが選択的に出力され
る。第２の期間Ｔb では、入力画像データＤの全ビット
で指定される本来の階調電圧Ｖj が選択される。

【００８５】なお、階調調節回路３２は、ラッチ回路２
６ｊとレベル変換回路４０との間に限定されるものでは
なく、画像データＤの信号パス上におけるラッチ回路の
後の任意の位置に設けることが可能である。

【００８６】図１６の構成例は、図１１の構成において
正極性および負極性側にそれぞれ補助出力回路５４，５
６を設けたものである。各補助出力回路５４，５６は、
入力するγ補正用基準電圧GMA に等しい個数（９個）の
アナログスイッチを並列接続したものでよく、各アナロ
グスイッチの制御端子にデコーダ４２からの各対応する
デコード出力ｆを受け取る。

【００８７】ここで、デコーダ４２からの補助出力回路
５４，５６に対するデコード出力［ｆ1 〜ｆ9 ］，［ｆ
10〜ｆ18］は、第１の期間Ｔa 中にマスク処理後の画像
データＤ’（入力画像データＤの上位３ビット）をデコ
ードして択一的に活性化されるもので、正極性および負
極性出力回路４４Ａ，４４Ｂに対するデコード出力［ｃ
0 ，ｃ8 ，…ｃ63］，［ｃ'63 ，ｃ'56 ，…ｃ'0］にそ
れぞれ相当する。

【００８８】この構成例によれば、第１の期間Ｔa にお
けるチャージまたはディスチャージを補助出力回路５
４，５６を介して高速に行うことができ、出力アンプ４
８，５０の電流負担を少なくすることができる。

【００８９】図１７の構成例は、正極性階調電圧生成回
路３０Ａからの正極性階調電圧Ｖ0〜Ｖ63と負極性階調
電圧生成回路３０Ｂからの負極性階調電圧Ｖ'0〜Ｖ'63
とを切替スイッチ５８により反転制御信号ＰＯＬに応じ
て所定のライン周期で切り替えることで、正極性と負極
性とで出力回路４４を共通化したものである。

【００９０】図１８の構成例は、各隣合う２つのチャン
ネル分の駆動部において、左側のＤＡコンバータ２８Ａ
および出力アンプ４７Ａを正極性の階調電圧専用に構成
するとともに右側のＤＡコンバータ２８Ｂおよび出力ア
ンプ４７Ｂを負極性の階調電圧専用に構成し、両ＤＡコ
ンバータ２８Ａ，２８Ｂの前段に設けた第１切換回路６
０Ａ，６０Ｂと両出力アンプ４７Ａ，４７Ｂの後段に設
けた第２切換回路６２Ａ，６２Ｂとを所定の周期たとえ
ばライン周期かつフレーム周期で切り換えることによ
り、コモン一定駆動法と完全ドット反転（１画素毎の反
転）とを実現させるものである。

【００９１】なお、上記した実施例において、種々の変
形が可能である。たとえば、ＤＡコンバータ２８のデコ
ーダは任意のロジック回路で構成することが可能であ
り、ＲＯＭ型のデコーダで構成することも可能である。
データラッチ回路２４，２６等のデータ転送手段も種々
の形式が可能である。レベル変換回路４０は、必要に応
じて、たとえば本実施例の信号線ドライバをコモン反転
駆動法に適用する場合は省くことが可能である。

【００９２】

【発明の効果】以上説明したように、本発明の信号線駆
動回路によれば、液晶パネルの信号線に対するチャージ
およびディスチャージ特性を改善し、欠陥画素を少なく
して、液晶パネルの歩留りを向上させることができる。
また、低消費電力化を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるアクティブマトリクス
方式のフルカラーＴＦＴ−ＬＣＤの構成を示すブロック
図である。

【図２】実施例の信号線ドライバの回路構成を示す図で
ある。

【図３】実施例の信号線ドライバにおける１チャンネル
分の駆動回路の回路構成を示す図である。

【図４】実施例における階調調節回路内のマスク回路の
回路構成例を示す図である。

【図５】実施例における正極性出力回路および正極性階
調電圧生成回路の回路構成を示す図である。

【図６】実施例における負極性出力回路および負極性階
調電圧生成回路の回路構成を示す図である。

【図７】実施例におけるγ補正曲線を示す図である。

【図８】実施例におけるγ補正テーブルを示す図であ
る。

【図９】実施例におけるγ補正テーブルを示す図であ
る。

【図１０】実施例における作用を説明するための各部の
波形を示す図である。

【図１１】変形例の構成を示すブロック図である。

【図１２】変形例の構成を示すブロック図である。

【図１３】変形例における階調電圧生成回路の回路構成
を示す図である。

【図１４】変形例の構成を示すブロック図である。

【図１５】変形例の構成を示すブロック図である。

【図１６】変形例の構成を示すブロック図である。

【図１７】変形例の構成を示すブロック図である。

【図１８】変形例の構成を示すブロック図である。

【図１９】ＴＦＴ液晶パネルの回路構成を示す図であ
る。

【図２０】従来の信号線駆動回路の回路構成を示すブロ
ック図である。

【図２１】従来の信号線駆動回路の作用を説明するため
の各部の波形を示す図である。

【符号の説明】

１０ ＴＦＴ液晶パネル １２ コントローラ １４ 画像信号処理回路 １６ γ補正用基準電源 Ｓ1 ，Ｓ2 … 信号線ドライバ ２４，２６ データラッチ回路 ３０ 階調電圧生成回路 ３０Ａ 正極性階調電圧生成回路 ３０Ｂ 正極性階調電圧生成回路 ３２ 階調制御回路 ３４ マスク回路 ４２ デコーダ ４４ 出力回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１０年１１月９日（１９９８．１１．
９）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求項の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】この信号線駆動回路において、ラッチ回路
１００には、１ライン周期で与えられるタイミングパル
スＴＰに応動して１画素分の入力画像データＤが取り込
まれる。画像データＤは、そのビット数ｎで表現可能な
２^ｎ 個の表示階調の中のいずれか１つをそのデータ値
（ｄ０，ｄ１，……ｄｎ−１）で指定する階調データで
ある。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】デコーダ１０４の後段に設けられている出
力回路１０６には、抵抗分圧回路からなる階調電圧発生
回路１０８より、設定された全て（２^ｎ 個）の表示階調
にそれぞれ対応した電圧レベルを有する複数の階調電圧
Ｖ０〜ＶＫ−１，Ｖ’０〜Ｖ’Ｋ−１（Ｋ＝２^ｎ ）が供
給される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】請求項３に記載の発明は、上記請求項１に
記載の発明の構成において、前記第１または第２の階調
電圧発生手段が、前記複数の正極性階調電圧または負極
性階調電圧のうち前記階調データの上位Ｍビットで指定
される２^Ｍ ＋１個の階調電圧を基準電圧として発生する
基準電圧電源と、前記基準電圧電源からの前記２^Ｍ ＋１
個の基準電圧を所定の抵抗値を有する複数個の抵抗で分
圧して残りの階調電圧を生成する抵抗分圧回路とを有す
ることを特徴とする。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２８

【補正方法】変更

【補正内容】

【００２８】請求項４に記載の発明は、マトリクス状に
配置された複数の画素電極と１つの対向電極との間に液
晶が充填され、各々の前記画素電極は各対応する薄膜ト
ランジスタを介して各対応する信号線に電気的に接続さ
れるとともに、前記薄膜トランジスタの制御端子は各対
応するゲート線に電気的に接続され、前記対向電極には
所定の対向電極電圧が印加され、各々の前記画素電極に
は各対応する前記ゲート線が駆動される度毎に所望の表
示階調に対応した電圧レベルを有する階調電圧が前記信
号線および前記薄膜トランジスタを介して印加されるよ
うに構成された液晶ディスプレイ用の信号線駆動回路に
おいて、各々の前記信号線に対してライン周期で与えら
れる１画素分の所望の表示階調を表すＮビット（Ｎ＞
２）のディジタル階調データを保持するデータラッチ手
段と、前記対向電極電圧に対して相対的に正の極性を有
し、かつ設定された全ての表示階調にそれぞれ対応した
電圧レベルを有する複数の正極性階調電圧のうち前記階
調データの上位Ｍビット（Ｍ＜Ｎ）で指定可能な２^Ｍ ＋
１個の階調電圧を基準電圧として発生する第１の基準電
圧電源と、前記第１の基準電圧電源より与えられる前記
２^Ｍ ＋１個の基準電圧を所定の抵抗値を有する複数個の
抵抗で分圧して前記複数の正極性階調電圧を発生する第
１の抵抗分圧回路と、前記対向電極電圧に対して相対的
に負の極性を有し、かつ設定された全ての表示階調にそ
れぞれ対応した電圧レベルを有する複数の負極性階調電
圧のうち前記階調データの上位Ｍビットで指定可能な２
^Ｍ ＋１個の階調電圧を基準電圧として発生する第２の基
準電圧電源と、前記第２の基準電圧電源より与えられる
前記２^Ｍ ＋１個の基準電圧を所定の抵抗値を有する複数
個の抵抗で分圧して前記複数の負極性階調電圧を発生す
る第２の抵抗分圧回路と、１ライン分の液晶駆動期間の
うち開始直後の第１の期間は前記階調データの上位Ｍビ
ット（Ｍ＜Ｎ）をデコードして、前記第１の基準電圧電
源より与えられる前記２^Ｍ ＋１個の正極性階調電圧もし
くは負極性階調電圧の中から前記上位Ｍビットに対応し
た階調電圧を選択して前記信号線上に出力し、残りの第
２の期間は前記階調データの全ビットをデコードして、
前記第１または第２の抵抗分圧回路より与えられる前記
複数の正極性階調電圧もしくは負極性階調電圧の中から
前記全ビットに対応した階調電圧を選択して前記信号線
上に出力するディジタル・アナログ変換手段とを有する
構成とした。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NA34 NA80 NC13 NC15 NC16 NC22 NC23 NC25 NC26 NC34 ND16 ND34 ND39 ND53 5C006 AA16 AA22 AC27 AF42 AF46 AF51 AF83 BB16 BC06 BC12 BC20 BF03 BF04 BF25 BF26 BF27 BF43 BF46 EB04 FA47 FA56 5C080 AA10 BB05 CC03 DD25 DD26 EE29 EE30 FF11 JJ02 JJ03 JJ04 JJ05

Claims (5)

【特許請求の範囲】
1. 【請求項１】 マトリクス状に配置された複数の画素電
   極と１つの対向電極との間に液晶が充填され、各々の前
   記画素電極は各対応する薄膜トランジスタを介して各対
   応する信号線に電気的に接続されるとともに、前記薄膜
   トランジスタの制御端子は各対応するゲート線に電気的
   に接続され、前記対向電極には所定の対向電極電圧が印
   加され、各々の前記画素電極には各対応する前記ゲート
   線が駆動される度毎に所望の表示階調に対応した電圧レ
   ベルを有する階調電圧が前記信号線および前記薄膜トラ
   ンジスタを介して印加されるように構成された液晶ディ
   スプレイ用の信号線駆動回路において、 前記対向電極電圧に対して相対的に正の極性を有し、か
   つ設定された全ての表示階調にそれぞれ対応した電圧レ
   ベルを有する複数の正極性階調電圧を発生する第１の階
   調電圧発生手段と、 前記対向電極電圧に対して相対的に負の極性を有し、か
   つ設定された全ての表示階調にそれぞれ対応した電圧レ
   ベルを有する複数の負極性階調電圧を発生する第２の階
   調電圧発生手段と、 各々の前記信号線に対してライン周期で与えられる１画
   素分の所望の表示階調を表すＮビット（Ｎ＞２）のディ
   ジタル階調データを保持するデータラッチ手段と、 １ライン分の液晶駆動期間のうち開始直後の第１の期間
   は前記階調データの上位Ｍビット（Ｍ＜Ｎ）をデコード
   して、前記第１または第２の階調電圧発生手段より与え
   られる前記複数の正極性階調電圧もしくは負極性階調電
   圧の中から前記上位Ｍビットの値に対応した階調電圧を
   選択して前記信号線上に出力し、残りの第２の期間は前
   記階調データの全ビットをデコードして、前記第１また
   は第２の階調電圧発生手段より与えられる前記複数の正
   極性階調電圧もしくは負極性階調電圧の中から前記全ビ
   ットの値に対応した階調電圧を選択して前記信号線上に
   出力するディジタル・アナログ変換手段とを有する信号
   線駆動回路。
2. 【請求項２】 前記第１または第２の階調電圧発生手段
   が、少なくとも２つの基準電圧を所定の抵抗値を有する
   複数個の抵抗で分圧して前記複数の正極性階調電圧また
   は負極性階調電圧を生成する抵抗分圧回路を含むことを
   特徴とする請求項１に記載の信号線駆動回路。
3. 【請求項３】 前記第１または第２の階調電圧発生手段
   が、前記複数の正極性階調電圧または負極性階調電圧の
   うち前記階調データの上位Ｍビットで指定される２M ＋
   １個の階調電圧を基準電圧として発生する基準電圧電源
   と、前記基準電圧電源からの前記２M ＋１個の基準電圧
   を所定の抵抗値を有する複数個の抵抗で分圧して残りの
   階調電圧を生成する抵抗分圧回路とを有することを特徴
   とする請求項１に記載の信号線駆動回路。
4. 【請求項４】 マトリクス状に配置された複数の画素電
   極と１つの対向電極との間に液晶が充填され、各々の前
   記画素電極は各対応する薄膜トランジスタを介して各対
   応する信号線に電気的に接続されるとともに、前記薄膜
   トランジスタの制御端子は各対応するゲート線に電気的
   に接続され、前記対向電極には所定の対向電極電圧が印
   加され、各々の前記画素電極には各対応する前記ゲート
   線が駆動される度毎に所望の表示階調に対応した電圧レ
   ベルを有する階調電圧が前記信号線および前記薄膜トラ
   ンジスタを介して印加されるように構成された液晶ディ
   スプレイ用の信号線駆動回路において、 各々の前記信号線に対してライン周期で与えられる１画
   素分の所望の表示階調を表すＮビット（Ｎ＞２）のディ
   ジタル階調データを保持するデータラッチ手段と、 前記対向電極電圧に対して相対的に正の極性を有し、か
   つ設定された全ての表示階調にそれぞれ対応した電圧レ
   ベルを有する複数の正極性階調電圧のうち前記階調デー
   タの上位Ｍビット（Ｍ＜Ｎ）で指定可能な２M ＋１個の
   階調電圧を基準電圧として発生する第１の基準電圧電源
   と、 前記第１の基準電圧電源より与えられる前記２M ＋１個
   の基準電圧を所定の抵抗値を有する複数個の抵抗で分圧
   して前記複数の正極性階調電圧を発生する第１の抵抗分
   圧回路と、 前記対向電極電圧に対して相対的に負の極性を有し、か
   つ設定された全ての表示階調にそれぞれ対応した電圧レ
   ベルを有する複数の負極性階調電圧のうち前記階調デー
   タの上位Ｍビットで指定可能な２M ＋１個の階調電圧を
   基準電圧として発生する第２の基準電圧電源と、 前記第２の基準電圧電源より与えられる前記２M ＋１個
   の基準電圧を所定の抵抗値を有する複数個の抵抗で分圧
   して前記複数の負極性階調電圧を発生する第２の抵抗分
   圧回路と、 １ライン分の液晶駆動期間のうち開始直後の第１の期間
   は前記階調データの上位Ｍビット（Ｍ＜Ｎ）をデコード
   して、前記第１の基準電圧電源より与えられる前記２M
   ＋１個の正極性階調電圧もしくは負極性階調電圧の中か
   ら前記上位Ｍビットに対応した階調電圧を選択して前記
   信号線上に出力し、残りの第２の期間は前記階調データ
   の全ビットをデコードして、前記第１または第２の抵抗
   分圧回路より与えられる前記複数の正極性階調電圧もし
   くは負極性階調電圧の中から前記全ビットに対応した階
   調電圧を選択して前記信号線上に出力するディジタル・
   アナログ変換手段とを有する信号線駆動回路。
5. 【請求項５】 入力端子が前記ディジタル・アナログ変
   換手段の出力端子に電気的に接続されるとともに、出力
   端子が前記信号線に電気的に接続された増幅器を有する
   請求項１〜４のいずれかに記載の信号線駆動回路。