JP3234758B2

JP3234758B2 - バースト同期回路

Info

Publication number: JP3234758B2
Application number: JP32444295A
Authority: JP
Inventors: 知宏篠宮; 正樹廣田; 正昭河合; 一幸田島; 節雄阿比留; 正剛宮部; 英二前川
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1995-12-13
Filing date: 1995-12-13
Publication date: 2001-12-04
Anticipated expiration: 2015-12-13
Also published as: JPH09162853A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はバーストデータを伝
送する通信装置で使用するバースト同期回路に関するも
のである。

【０００２】従来の通信装置間の信号伝送は連続信号で
あり、受信側でその信号からクロックを抽出してデータ
を取り込む。この為、データが受信回路に入力してか
ら、正しいデータを再生するまでには時間がかかる。

【０００３】これに対して、バースト伝送では、従来の
クロック抽出方式を適用することができない。そこで、
バースト毎に正しくデータを取り込むバースト同期回路
の提供を図ることが必要である。

【０００４】

【従来の技術】図15はバーストデータ伝送システム説明
図で、(a) は要部システム構成図、(b) はバーストデー
タの概略構成図である。

【０００５】近年、電話加入者に対するマルチメディア
化等の提供サービスの高度化が計画されており、これら
サービスの高度化に伴って通信すべき情報量も莫大なも
のとなる。一方、従来のメタリック電話線では伝送すべ
き情報量は少ない為に可能なサービスは限られている。

【０００６】そこで、加入者伝送路の光ファイバー化が
提案されており、例えば、図15(a)に示す様に、主局に
接続された光ファイバーを加入者伝送路の途中で光結合
/ 分配器によってｎ分岐し、この分岐された分岐光ファ
イバーを加入者である従局#1, 従局#2・・・従局#nに接
続してシステムを構成する。

【０００７】そして、例えば、主局から従局#1〜従局#n
へ向かうバーストデータ#1a 〜#naをTDMA方式により多
重化して送信する。一方、従局#1〜従局#nはそれぞれ予
め定められたタイムスロットにバーストデータ#1b, #2
b, ・・・, #nb を送出するが、これらのバーストデー
タは上記の光結合/ 分配器で結合されて直列形式で主局
に送られる。そこで、主局は内部のバースト同期回路で
バースト毎にデータのビット同期を取って受信する。

【０００８】ここで、光結合/ 分配器と各従局とを接続
する分岐光ファイバーの長さが異なる為、各従局が送信
したバーストデータ#1b, #2b, ・・・, #nb が主局に到
達する時間や受光レベルが異なる。この為、受信装置に
自動利得制御部分を設けてレベルを一致させる様にして
いる。

【０００９】また、バーストデータは図15(b) に示す様
に、プリアンブル部分、デリミタ部分、データ部分で構
成されており、プリアンブル部分はクロック抽出用のパ
ターンである1010・・のパターンが挿入されているが、
この部分は光の送信、受信の際に先頭の２〜３ビットが
削られることがある。デリミタ部分はパケットデータの
先頭を示すパターンが挿入されており、このパターンを
検出してデータの先頭位置を知ることができる。

【００１０】

【発明が解決しようとする課題】ここで、バーストデー
タを伝送する通信シテスムおいては、上記の様に光結合
/ 分配器と各従局とを接続する分岐光ファイバーの長さ
が異なる為、各従局が送信したバーストデータ#1b, #2
b, ・・・, #nb が主局に到達する時間が異なる。

【００１１】この為、主局で受信したバーストデータ#1
b,#2b,・・・#nb 毎にビット位相が異なり、主局におい
て内部のシステムクロックを用いて、入力したバースト
データ#1b, #2b, ・・・, #nb を取り込むのが困難であ
ると云う課題がある。

【００１２】本発明はバーストデータ毎に正しくデータ
を取り込むバースト同期回路の提供を図ることを目的と
する。

【００１３】

【課題を解決するための手段】図１は本発明の原理構成
図、図２は図１の動作説明図である。第１の本発明は、
上記エッジ検出手段に複数のバーストデータを加えて複
数回のエッジ検出を行わせると共に、検出した複数バー
ストデータのエッジの論理和を取り、論理和を取った隣
同士のエッジ間隔が最長で、最長間隔の中心に対応する
位相を選択する位相選択信号を送出する最適位相選択手
段を設ける構成にした。

【００１４】第２の本発明は、上記最適位相選択手段
が、上記複数のエッジ検出出力のうち、同一クロックタ
イミングの前回までと今回のエッジ検出出力の論理和を
取るラッチ・論理和部分と、ラッチ・論理和部分の複数
の反転出力に対して隣同士の論理積を取る論理積部分を
階層化し、論理積の出力が１である最上位の階層で、遅
延量の最も少ない１つの１に対応する位相のサンプリン
グデータを選択する位相選択信号を生成する最適位相選
択部分で構成した。

【００１５】第３の本発明は、上記最適位相選択部分
が、ラッチ・論理和部分の複数の反転出力に対して、１
クロック以上の遅延幅で変化点が検出できない時、動作
異常と判断する様にした。

【００１６】第４の本発明は、上記最適位相選択部分
が、論理的に圧縮された回路で構成した。第５の本発明
は、上位最適位相選択部分が、種々のラッチ・論理和部
分の出力たいする最適位相出力を予め算出して格納した
ＲＯＭで構成され、ラッチ・論理和出力が入力した時、
対応する最適位相出力を取り出す様にした。

【００１７】ここで、図１、図２を用いて、本発明の原
理を説明する。先ず、図15に示す従局が送出した複数の
バーストデータが主局受信装置内の図１に示すバースト
同期回路に入力すると、サンプリング手段１が受信装置
内部のクロックでバーストデータをサンプリングし、サ
ンプリングデータをエッジ検出手段２とデータ選択手段
３に送出する。

【００１８】エッジ検出手段２は、例えば、入力したサ
ンプリングデータの隣同士のデータの排他的論理和を取
ってエッジ検出を行い、エッジ検出結果を最適位相選択
手段に送出するが、これを複数バーストデータについて
行う。

【００１９】ここで、データを取り込むタイミングにつ
いて考える。エッジ検出結果が０の部分はエッジでない
ので、ここでデータを取り込めばデータを誤って取り込
むことはない。更に、最長の０領域の中心をデータ取り
込み位置とすれば、バーストデータの位相が多少変動し
てもデータを誤って取り込むことはなく、最適位相位置
となる。

【００２０】そこで、これを実現させる為、図２に示す
様に、最適位相選択手段で複数バーストのエッジ検出結
果の論理和を取る。例えば、１回目、２回目のバースト
データのパターンが図２に示す様な場合、エッジ検出結
果の論理和出力は「エッジ検出結果のOR出力」に示す様
なパターンが得られる。なお、は１回目のバーストデ
ータのエッジ、は２回目のバーストデータのエッジで
ある。

【００２１】そして、最長エッジなし領域は４連続０の
- の間であるので、これの中心（図中のＡ点) を最
適位相として選択すると、図２の安全領域の中央でデー
タを取り込むことになる。

【００２２】つまり、複数バーストデータのエッジの論
理和を取り、隣同士の論理和エッジの間隔が最大な部分
の中心を最適位相として選択するので、バーストデータ
のデューティが変化しても誤った取り込みの可能性は殆
どなくなる。

【００２３】

【発明の実施の形態】図３は第１、第２の本発明の実施
例の構成図、図４は図３中のサンプリング手段の構成図
の一例、図５は図４の動作説明図、図６は図３中のエッ
ジ検出手段とラッチ・論理和部分の構成図の一例、図７
は図６の動作説明図、図８は図３中の最適位相選択部分
の要部構成図の一例である。

【００２４】図９は請求項３の説明図で、(a) は最適位
相選択部分の要部構成図、(b) は(a) の動作説明図、図
10は論理的圧縮前の最適位相選択部分の要部構成図の一
例、図11は論理的圧縮説明図（その１）、図12は論理的
圧縮説明図（その２）、図13は論理的圧縮後の最適位相
選択部分の要部構成図の一例、図14は図３中の最適位相
選択部分の別の要部構成図である。

【００２５】ここで、全図を通じて同一符号は同一対象
物を示す。また、第３図中のラッチ・論理和部分41と最
適位相選択部分42は最適位相選択手段４の構成部分であ
る。以下、図３〜図14の説明を行うが、エッジ検出は最
後の方の複数のブリアンブルを用いて、複数回エッジ検
出を行うとする。

【００２６】先ず、図３に示すバースト同期回路中のサ
ンプリング手段１は、例えば、図４に示す様に、遅延線
(DL₁〜DL₁₃) とフリップフロップ(FF₁〜FF₁₃) で構成さ
れているが、ある遅延線の遅延量は直ぐ上の遅延線の遅
延量よりもΔだけ増加する様になっており( 例えば、遅
延線DL₂の遅延量は遅延線DL₁の遅延量よりもΔだけ増
加) 、下の方に行くに従って遅延量は大きくなる。

【００２７】そして、各遅延線の出力側は別々のフリッ
プフロップ(FF)に接続されており、各遅延線で遅延され
たバーストデータの状態が対応するフリップフロップに
同一クロックで取り込まれる。

【００２８】この時、バーストデータは DL₁からDL₁₃に
行くに従って大きく遅延するが、これらのバーストデー
タは時刻t₁における状態でフリップフロップ(FF)に取り
込まれる。

【００２９】そこで、図５の右側に示す様に１１００・
・１のデータがこれらのフリップフロップからエッジ検
出手段２とデータ選択手段３に送出される。一方、図３
中のエッジ検出ウインドウ部分５は、必要な部分にプリ
アンブルの取り込みタイミングを送出する機能を持って
いるが、本発明の場合はプリアンブルの最後の複数個の
プリアンブルを取り込むタイミングをエッジ検出手段
２、ラッチ・論理和部分41、最適位相選択部分42に送出
する。

【００３０】これにより、図６に示すエッジ検出手段２
は入力するサンプリングデータのうち、隣同士のEX-OR
を取って０または１のエッジ検出結果を出力するが、１
であればエッジを、０であればエッジ以外の部分を示す
（図７参照）。

【００３１】なお、このエッジ検出手段は、例えば、12
個のEX-OR ゲート( エッジ検出部分と云う) で構成され
ている。ここで、図７はバーストデータが２つの場合を
示しているが、エッジ検出手段は一回目のバーストデー
タに対して「０１００００００００１０」のエッジ検
出結果を、二回目のバーストデータに対して「０００
１００００１０００」のエッジ検出結果を図６のラッチ
・論理和部分41に送出する。

【００３２】ラッチ・論理和部分41は、同一構成の複数
のラッチ・論理和機能部分からなるが、これらの機能部
分は同一構成、同一機能である為、1 つの機能部分につ
いて動作を説明する。

【００３３】さて、ラッチ・論理和機能部分41-1は、図
６に示す様に、ORゲート、フリップフロップ(FF)、AND
ゲートから構成され、12個のエッジ検出部分に対応して
設けられており、内部のフリップフロップに保持されて
いる前回のエッジ検出結果が、オンなったAND ゲートを
介してORゲートに加えられている。

【００３４】そこで、対応するエッジ検出部分が今回の
エッジ検出結果をラッチ・論理和機能部分41-1に送出す
ると、ORゲートで前回のエッジ検出結果と論理和を取
り、論理和出力を最新の論理和出力としてフリップフロ
ッフ(FF)で保持して内部のORゲートに加えると共に、反
転して最適位相選択部分42に送出する( 図８の" 反転OR
出力" 参照) 。

【００３５】なお、論理和出力を反転するのは最適位相
選択部分で最長の０領域を検出する為であり、ラッチ・
論理和部分41内のフリップフロップは入力プリアンブル
の先頭でリセットされる。

【００３６】最適位相選択部分42は、論理和を取った隣
同士のエッジ間隔が最長で、最長間隔の中心を選択する
部分で、上記のラッチ・論理和部分41の反転出力につい
て隣同士の論理積を全て求めたら、更に、この論理積の
隣同士の論理積を求めるが、これを論理積が求められな
くなるまで繰り返す構成になっている( 図８参照）。

【００３７】さて、最適位相選択部分42にラッチ・論理
和部分41の反転OR出力「１０１０１１１１０１０１」が
入力すると、1 段目、２段目、３段目のAND ゲート群の
出力は図８に示す様になるが、３段目の出力の真中が１
で、他は０となる。

【００３８】そこで、３段目の１の部分が最適位相を持
ったサンプリングデータであり、これは図４中の図示し
ないFF₇の出力に対応する。そこで、この出力を選択す
る位相選択信号をデータ選択手段３に送出する。これに
より、７番目のバーストデータがデータ選択部分を通っ
て取り出される。

【００３９】なお、各サンプリングポイントで選択する
AND ゲートを網かけの様に予め選んでおく。偶数階層は
中心にならないが、対応するAND ゲートに抜けがない様
にどちらかを選んでおく。そして、最上位の階層でAND
ゲートの出力が１のサンプリング点のうち、遅延量が少
ないA 点を選択する。

【００４０】また、最適位相選択部分が図９(a) の様な
構成で、図９(b) に示す様に１クロック相当を４変化点
とする。この場合、複数変化点を検出している為、１ク
ロック以上変化点がないことはない。そこで、図９(a)
中のB 点より右側で１が現れたら最適位相選択異常とし
て、異常情報を送出する。

【００４１】なお、この情報は、例えば、Y14, Y24, Y3
4, Y44, Y54 の出力の論理和を取ることにより容易に異
常状態を出力できる。次に、図10に示す構成の最適位相
選択部分に対して論理的圧縮を実施する場合について説
明する。一般的に、図８に示す様な構成の論理を記述す
ると下記の様になる。

【００４２】X(1)〜X(n)の時

【００４３】

【数１】

【００４４】AND の出力

【００４５】

【数２】

【００４６】各階層のOR

【００４７】

【数３】

【００４８】最上位階層の時１

【００４９】

【数４】

【００５０】最上位の選択

【００５１】

【数５】

【００５２】（偶数の階層は遅延の少ない方を選ぶ構成
とする場合）各サンプリング点での選択情報

【００５３】

【数６】

【００５４】(x=i1-int((y＋1)/2) で減少する。 (x＞=1 or x ＋y ＜=nの間) (2 ＜=i1 ＜=n)最適選択

【００５５】

【数７】

【００５６】（遅延の少ない方の選択）ここで、「AND
の出力」は図８に示す様なAND 回路により１の中心を求
める回路を構成することを示している。「各階層のOR」
と「最上位階層の時１」は各階層の出力のORを取り、１
段上位が０で自分の階層が１の最上位とすることをそれ
ぞれ示している。「最上位の選択」は最上位の階層でAN
D の出力が１のサンプリング点を選択することを示して
いる。

【００５７】また、「各サンプリング点での選択情報」
は各サンプリング点で選択するANDを図８に示す様に網
かけの様に予め選んでおく。偶数階層は中心にならない
が、対応するAND に抜けがないように、どちらかを選ん
でおく。「最適選択」は最上位の階層で複数のAND の出
力が１の場合にはサンプリング点での遅延量の少ないも
のを選択する。

【００５８】さて、図10に示す最適位相選択部分につい
て論理的圧縮を行う。なお、図11,図12の回路構成は図1
0と同一回路構成であるが、どの階層の演算結果を求め
るかを明示する為、例えば、YY(1),SEL(2)・・などを付
加したものである。

【００５９】先ず、各層のORであるYY(i) を求める。

【００６０】

【数８】

【００６１】最上位の階層のみ１で、それ以外の階層が
０である出力M(i)を求め、各AND 回路の出力Y(i, j) と
のAND を取ることにより、最上位の階層のY(i, j) のみ
を出力するSM(i, j)を求める。

【００６２】

【数９】

【００６３】最適選択位相出力SLE(2)を求める。SEL(2)
は、S(1, 1) とSM(1, 2)のORを取ったものとなる。

【００６４】

【数１０】

【００６５】同様に、最適選択位相出力SEL(3)を求める

【００６６】

【数１１】

【００６７】同様に、最適選択位相出力SEL(3)を求め
る。S2が選ばれている場合には選ぶことができない為、
S(2)のNOT とS(3)とのAND を取る。

【００６８】

【数１２】

【００６９】同様に、最適選択位相出力SEL(4)を求め
る。S(2)とS(3)が選ばれている場合には選ぶことができ
ない為、S(2)とS(3)のORを取ったもののNOT と、S(4)の
AND を取る。

【００７０】

【数１３】

【００７１】これを整理すると、

【００７２】

【数１４】

【００７３】となる。そして、上記SEL(2), SEL(3),SEL
(4) の論理を回路化すると図13に示す様になるが、この
回路は各論理を並列に演算するので高速化が可能であ
る。

【００７４】更に、図14は最適位相検出部分をROM で構
成したもので、ROM に種々のラッチ・論理和部分の出力
に対する最適位相出力を予め算出して格納しておく。そ
して、ラッチ・論理和出力が入力した時、対応する最適
位相出力を取り出す。

【００７５】つまり、複数バーストデータの論理和を取
ることにより、０１１０などの変化の少ないデータに対
しても、エッジ検出を多数にすることができ、位相選択
の誤りが少なくなる。

【００７６】

【発明の効果】上記で詳細説明した様に、本発明によれ
ばバースト毎に正しくデータを取り込むバースト同期回
路の提供を図ることができると云う効果がある。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】図１の動作説明図である。

【図３】第１、第２の本発明の実施例の構成図である。

【図４】図３中のサンプリング手段の構成図の一例であ
る。

【図５】図４の動作説明図である。

【図６】図３中のエッジ検出手段とラッチ・論理和部分
の構成図の一例である。

【図７】図６の動作説明図である。

【図８】図３中の最適位相選択部分の要部構成図の一例
である。

【図９】請求項３の説明図で、(a) は最適位相選択部分
の要部構成図、(b) は(a) の動作説明図である。

【図１０】論理的圧縮前の最適位相選択部分の要部構成
図の一例である。

【図１１】論理的圧縮説明図（その１）である。

【図１２】論理的圧縮説明図（その２）である。

【図１３】論理的圧縮後の最適位相選択部分の要部構成
図の一例である。

【図１４】図３中の最適位相選択部分の別の要部構成図
である。

【図１５】バーストデータ伝送システム説明図で、(a)
は要部システム構成図、(b) はバーストデータの概略構
成図である。

【符号の説明】

１サンプリング手段２エッジ検出
手段３データ選択手段４最適位相選
択手段 41 ラッチ・論理和部分 42 最適位相選
択部分

───────────────────────────────────────────────────── フロントページの続き (72)発明者河合正昭神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者田島一幸神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者阿比留節雄神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者宮部正剛神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者前川英二東京都新宿区西新宿三丁目19番２号日本電信電話株式会社内 (56)参考文献特開平９−83500（ＪＰ，Ａ) 特開平６−152583（ＪＰ，Ａ) 特開平８−331118（ＪＰ，Ａ) 特開昭63−86921（ＪＰ，Ａ) 特開昭61−152140（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/02 H03K 5/00

Claims

(57)【特許請求の範囲】

【請求項１】入力したバーストデータを設定した遅延
量ずつ遅延させた後、クロックでサンプリングして複数
のサンプリングデータを出力するサンプリング手段と、該複数のサンプリングデータの隣同士の論理演算を行っ
てエッジを検出するエッジ検出手段と、該複数のサンプリングデータのうち、入力した位相選択
信号に対応したサンプリングデータを選択するデータ選
択手段を具備するバースト同期回路において、上記エッジ検出手段に複数のバーストデータを加えて複
数回のエッジ検出を行わせると共に、検出した複数バーストデータのエッジ検出出力の論理和
を取り、論理和を取った隣同士のエッジ間隔が最長で、
最長間隔の中心に対する位相を選択する位相選択信号を
送出する最適位相選択手段を設ける構成にしたことを特
徴とするバースト同期回路。
【請求項２】上記最適位相選択手段が、上記複数のエ
ッジ検出出力のうち、同一クロックタイミングの前回ま
でと今回のエッジ検出出力の論理和を取るラッチ・論理
和部分と、ラッチ・論理和部分の複数の反転出力に対して隣同士の
論理積を取る論理積部分を階層化し、論理積の出力が１
である最上位の階層で、遅延量の最も少ない１つの
「１」に対応する位相のサンプリングデータを選択する
位相選択信号を生成する最適位相選択部分を具備する構
成にしたことを特徴とする請求項１のバースト同期回
路。
【請求項３】上記最適位相選択部分が、ラッチ・論理
和部分の複数の反転出力に対して、１クロック以上の遅
延幅で変化点が検出できない時、動作異常と判断する様
にしたことを特徴とする請求項２のバースト同期回路。
【請求項４】上記最適位相選択部分が、論理的に圧縮
された回路で構成されたことを特徴とする請求項２また
は３のバースト同期回路。
【請求項５】上記最適位相選択部分が、種々のラッチ
・論理和部分の出力に対する最適位相出力を予め算出し
て格納したＲＯＭで構成され、ラッチ・論理和出力が入
力した時、対応する最適位相出力を取り出す様にしたこ
とを特徴とする請求項２乃至４のうち何れか一項のバー
スト同期回路。