JP3229837B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧のＭＯＳ素
子を組み込んだ半導体装置の製造方法に関し、特にその
動作耐圧の向上に関する。

【０００２】

【従来の技術】ＭＯＳ型ＬＳＩ内部に例えば数十Ｖもの
電圧振幅を制御する素子を集積化する場合、その素子は
他の小信号用の素子とは構造を別個に設計・製造する必
要が生じる。図４、図５に従来の高耐圧ＭＯＳ素子の製
造方法を示した。尚、斯る素子は例えば特開平６ー２６
８２６２号に記載されている。

【０００３】先ず図４（Ａ）を参照して、Ｐ型の半導体
層１上にレジストマスク２を形成し、リン（Ｐ）をイオ
ン注入することでＮー型のソース・ドレイン領域３を形
成する。その後レジストマスク２を除去し、熱処理を与
えることによりソース・ドレイン領域３を所望の深さま
で拡散する。図４（Ｂ）を参照して、半導体層１表面に
新たな薄いシリコン酸化膜４を形成し、その上にシリコ
ン窒化膜を堆積し、これをパターニングすることにより
耐酸化膜５を形成する。

【０００４】図４（Ｃ）を参照して、全体に酸化性熱処
理を与えることにより、ソース・ドレイン領域３の上に
ＬＯＣＯＳ酸化膜６、７を形成する。図５（Ｄ）を参照
して、ＬＯＣＯＳ酸化膜６の間の半導体層１上に多結晶
シリコンからなるゲート電極８を形成し、ＬＯＣＯＳ酸
化膜６、７の間のＮ−ソース・ドレイン領域３表面にＮ
＋ソース・ドレイン領域９を形成する。

【０００５】ＬＯＣＯＳ酸化膜７は素子分離用の酸化膜
であるが、ＬＯＣＯＳ酸化膜６はゲート電極８とソース
・ドレイン領域３、９との絶縁耐圧を向上する目的で設
けられている。そしてＮ−ソース・ドレイン領域３形成
用のレジストマスク２の端とＬＯＣＯＳ酸化膜５形成用
の耐酸化膜５の端とは一致させており、その結果Ｎ−ソ
ース・ドレイン領域３の端はゲート電極８下部において
ＬＯＣＯＳ酸化膜６の端に一致するか、もしくは横方向
拡散によりもっと内側で半導体層表面１の平坦部分に終
端している。

【０００６】

【発明が解決しようとする課題】ゲートに小振幅の信号
を印加することによってソース・ドレイン間に大振幅の
信号を制御する場合は、耐圧を維持すべきはゲート・ド
レイン間耐圧（Ｖｄｇ）であり且つゲート開放でソース
・ドレイン間電圧を変化させたときの耐圧（ＢＶｄｓ）
である。ところが、例えばレベルシフト回路等のように
ゲートに数十Ｖもの大振幅の信号が印加されるような場
合は、前記の特性に加えて、ゲートに斯る電圧を印加し
たときのソース・ドレイン間耐圧（動作耐圧）が最も重
要な特性となる。

【０００７】図６に従来の動作耐圧特性を示した。ゲー
ト電圧ＶＧを一定にし、ソース・ドレイン間電圧Ｖｄｓ
を変化させたときのソース・ドレイン間電流Ｉｄｓを測
定し、且つゲート電圧ＶＧを例えば１０Ｖステップで変
化させた時の特性をプロットしたものである。従来の素
子、特にＮチャンネル素子においては、例えばゲート電
圧が約４０Ｖの時に所望のソース・ドレイン間電圧Ｖｄ
ｓを印加しただけで、接合破壊により素子自体が破壊し
てしまうことが明らかになった。従って動作耐圧が小さ
く、所望の振幅の信号制御ができないと言う欠点があっ
た。単純にゲート幅Ｗを広げることで動作耐圧を向上す
ることも可能ではあるが、パターンサイズを増大するこ
とになる。

【０００８】

【課題を解決するための手段】本発明は上述した従来の
課題に鑑み成されたもので、ソース・ドレイン領域の拡
散窓の端をＬＯＣＯＳ酸化膜の耐酸化膜の端より後退せ
しめ、実質的なチャンネル長ＧＬを拡大することによ
り、動作耐圧を向上した半導体装置の製造方法を提供す
るものである。

【０００９】

【発明の実施の形態】以下に本発明の実施の形態を図１
を参照しながら詳細に説明する。図１〜図４は本発明の
集積回路の製造方法を工程順に示す断面図である。先
ず、図１（Ａ）を参照して、シリコン半導体基板等から
なるＰ型半導体層１１を準備し、その表面を初期酸化し
て酸化膜を形成する。酸化膜の上にレジスト膜を形成
し、ホトマスクにより所望パターンを露光、現像してレ
ジストマスク１２を形成する。上方からリン（Ｐ）を加
速電圧１００ＫｅＶ、ドーズ量３Ｅ１２程度でイオン注
入してＮ−型のソース・ドレイン領域１３を形成する。
その後レジストマスク１２を除去し、基板全体に１００
０℃、数時間の熱処理を与えることによりＮ−ソース・
ドレイン領域１３を拡散深さ２．０μ程度に拡散する。

【００１０】図１（Ｂ）を参照して、基板表面に新たに
膜厚５００Å程度の酸化膜１４を形成し、その上に常圧
ＣＶＤ法等によりシリコン窒化膜を堆積する。シリコン
窒化膜の上にレジストマスクを形成し、該レジストマス
クによりシリコン窒化膜をパターニングして、Ｎ−ソー
ス・ドレイン領域１３表面に位置する耐酸化膜１６と、
Ｎ−ソース・ドレイン領域１３間のＰ型半導体層１１上
に位置する表面に位置する耐酸化膜１６とを形成する。
設計上は、耐酸化膜１６の線幅がこのトランジスタのゲ
ート長ＧＬ（５〜６μ）にほぼ等しくなる。そして、図
１（Ａ）の工程において、耐酸化膜１６の端の位置１７
に対して、Ｎ−ソース・ドレイン領域１３を形成するレ
ジストマスク１２の端の位置１８を１．０μ〜２．０μ
程度後退させておく。この後退させた長さ（図示Ｘ）を
以下マイナスオーバーラップＯＬと称する。

【００１１】図１（Ｃ）を参照して、基板全体を酸化性
の雰囲気中で熱酸化することにより、ＬＯＣＯＳ酸化膜
１９、２０を形成する。耐酸化膜１６の位置に対してレ
ジストマスク１２の位置１８を後退させたことにより、
Ｎ−ソース・ドレイン領域１３の端はＬＯＣＯＳ酸化膜
１９の下部で終端する。図２（Ａ）を参照して、ＬＯＣ
ＯＳ酸化膜１９、２０で囲まれた基板表面を清浄化し新
たに酸化して膜厚５００〜２０００Åのゲート酸化膜２
１を形成し、次いでＬＯＣＯＳ酸化膜１９とＬＯＣＯＳ
酸化膜２０とで挟まれたＮ−ソース・ドレイン領域１３
の表面にも形成された厚い酸化膜を除去し、再度酸化し
て薄い酸化膜２２とする。それらの酸化膜２１、２２の
上に膜厚２０００Å程度のポリシリコン層をＣＶＤ法に
より堆積し、これにリンドープした後、ポリシリコン層
をパターニングすることによりゲート電極２３を形成す
る。ゲート電極２３はＬＯＣＯＳ酸化膜１９上部の途中
まで被覆する。そして、リン（Ｐ）を６０ＫｅＶ、５．
０Ｅ１３程度の不純物濃度でイオン注入し、熱処理を加
えてＮ＋ソース・ドレイン領域２４を形成する。

【００１２】以上の方法によって得られた素子は、図２
（Ａ）に示したように、設計上のゲート長ＧＬに対し
て、マイナスのオーバーラップＯＬを設けた分だけ実効
的なゲート長Ｌｅｆｆが拡大する。また、図２（Ｂ）に
示したようにＮ−ソース・ドレイン領域１３の端がＬＯ
ＣＯＳ酸化膜１９の下部で終端する事により、チャネル
に最も近い部分のリンの不純物濃度が従来より上昇する
（図示斜線部分２５）。これはＬＯＣＯＳ酸化膜１９を
形成した事によるリンの偏析（パイルアップ）現象によ
るものである。この領域は等価的にＮ＋層と考えること
ができるので、抵抗値が小さく、故にドレイン電界の勾
配が上昇部分２５内部では小さい。従ってソース・ドレ
イン間の電位差の解消は主としてＰ型半導体層１１内部
で行われることになる。

【００１３】以上の方法によって作られた素子の動作耐
圧を図６に示した特性図と同様に測定した結果、ソース
・ドレイン間電圧Ｖｄｓを最大８０Ｖまで変動させたと
ころ、従来の素子がゲート電圧ＶＧ＝４０Ｖで破壊に至
ったのに対し、オーバーラップＯＬをマイナス１．０μ
としたときにはＶＧ＝７０Ｖまで耐えることができ、オ
ーバーラップＯＬをマイナス１．５μとしたときにはＶ
Ｇ＝１００Ｖまで耐えることができ、オーバーラップＯ
Ｌをマイナス２．０μとしたときにはＶＧ＝１００Ｖで
も破壊には至らなかった。

【００１４】と同時に、動作時におけるチャネルから半
導体層１１への漏れ電流Ｉｓｕｂの減少を観測すること
ができた。図３は、ソース・ドレイン間電圧Ｖｄｓを６
０Ｖで固定し、ゲート電圧を０Ｖ〜１００Ｖまで変化さ
せたときの基板電流Ｉｓｕｂを測定した特性図である。
オーバーラップＯＬ＝０の従来品では、ゲート電圧ＶＧ
の増大に伴い一旦飽和してピークを迎え、その後再度上
昇するようなカーブを描く。ドレイン接合には基板電流
Ｉｓｕｂが重畳して流れるので、基板電流Ｉｓｕｂが大
きいことは素子の耐圧を低下させる要因であり、このよ
うに再度上昇する現象が動作耐圧を低下させている一因
と考えている。これに対して、オーバーラップＯＬを設
けたものでは、従来のような再度上昇するようなカーブ
が観測されず、更にオーバーラップＯＬをマイナス１．
０μからマイナス２．０μまで変化させたときに、その
値が大きくなるほど最大基板電流値が低下することが確
認された。これは上記パイルアップによりチャネルに隣
接するＮ−ソース・ドレイン領域１３の不純物濃度が実
質的に従来より増大していることが一因であると考えて
いる。

【００１５】従って本発明によれば、Ｎ−ソース・ドレ
イン領域１３の端部を後退させることにより、素子の動
作耐圧を向上できるものである。これにより、Ｐチャン
ネル型素子と組み合わせて高耐圧の相補型回路を構成で
きるものである。

【００１６】

【発明の効果】以上に説明したとおり、本発明によれば
Ｎ−ソース・ドレイン領域とＬＯＣＯＳ絶縁膜との位置
を調整することで、パターンサイズを増大させることな
く、素子の動作耐圧を大幅に向上させることができる。
しかも、マスク変更だけですむので、何ら付加工程を要
することなく実施できる利点を有する。更には、Ｎ−ソ
ース・ドレイン領域の端がＬＯＣＯＳ絶縁膜の下部で終
端することで、チャネルに最も近い部分のＮ型不純物濃
度が従来より上昇するため、この領域では抵抗値が小さ
くなり、ドレイン電界の勾配が上昇部分内部で小さくな
る。

【図面の簡単な説明】

【図１】本発明の製造方法を説明するための断面図であ
る。

【図２】本発明の製造方法を説明するための断面図であ
る。

【図３】本発明を説明するための特性図である。

【図４】従来例を説明するための断面図である。

【図５】従来例を説明するための回路図である。

【図６】従来例を説明する特性図である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 Ｐ型半導体層の表面に、ソース・ドレイ
   ン形成用の拡散窓を有するレジスト膜を形成する工程
   と、 前記レジスト膜をマスクに前記拡散窓からＮ型不純物を
   注入し拡散させ低濃度のＮ型ソース・ドレイン領域を形
   成する工程と、 前記低濃度のＮ型ソース・ドレイン領域の上部、および
   前記ソース・ドレイン領域間の前記Ｐ型半導体層の上部
   に、ゲート長の実行値が拡大するように前記拡散窓の端
   よりもその端がゲート中央部よりに位置された耐酸化膜
   を形成する工程と、 前記耐酸化膜をマスクに前記半導体層の表面を選択酸化
   してＬＯＣＯＳ絶縁膜を形成すると共に、当該ＬＯＣＯ
   Ｓ絶縁膜の形成による前記Ｎ型不純物の偏析現象を利用
   して、その端部がゲート電極形成領域近傍のＬＯＣＯＳ
   絶縁膜の下部で終端する前記ソース・ドレイン領域内の
   不純物濃度が当該ＬＯＣＯＳ絶縁膜の下部でより高くな
   るように形成する工程と、 前記ソース・ドレイン領域間の半導体層上に、少なくと
   も前記ＬＯＣＯＳ絶縁膜の上面近傍まで延在するように
   ゲート電極を形成する工程と、前記ゲート電極および前記ＬＯＣＯＳ絶縁膜をマスクに
   Ｎ型不純物を注入して前記低濃度のＮ型ソース・ドレイ
   ン領域内に高濃度のＮ型ソース・ドレイン領域を形成す
   る工程とを具備する半導体装置の製造方法。