JP3220961B2 - エピタキシャル半導体ウエーハの製造方法 - Google Patents
エピタキシャル半導体ウエーハの製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、デバイス・プロセス
中において、特に重金属汚染に対して特性劣化の度合い
が低く、高歩留でのＬＳＩ製造を可能にしたエピタキシ
ャル半導体ウエーハの製造方法に係り、重金属汚染に対
して強力なゲッタリング能を有するが、高酸素濃度で酸
素析出物の成長が著しく、従来、使用されることのなか
った比抵抗が１／１０Ω・ｃｍ以下のボロンドープ基板
を特定の熱処理を施してから気相成長させることによ
り、高品質のシリコンエピタキシャル薄膜を成膜できる
エピタキシャル半導体ウエーハの製造方法に関する。
中において、特に重金属汚染に対して特性劣化の度合い
が低く、高歩留でのＬＳＩ製造を可能にしたエピタキシ
ャル半導体ウエーハの製造方法に係り、重金属汚染に対
して強力なゲッタリング能を有するが、高酸素濃度で酸
素析出物の成長が著しく、従来、使用されることのなか
った比抵抗が１／１０Ω・ｃｍ以下のボロンドープ基板
を特定の熱処理を施してから気相成長させることによ
り、高品質のシリコンエピタキシャル薄膜を成膜できる
エピタキシャル半導体ウエーハの製造方法に関する。
【０００２】
【従来の技術】半導体シリコンウエーハにエピタキシャ
ル薄膜を成長させるプロセスは、通常、気相成長装置で
行われ、以下の如きプロセスからなる。まず、水素ガス
などの不活性ガス雰囲気内で所定の温度域まで昇温し、
引き続き塩化水素を含むガス等によるエッチングを数分
間行い、表面コンタミネーション除去及びウエーハ表面
の活性化を行った後、シラン系ガスを用いてウエーハ表
面にエピタキシャル薄膜を成長させるものである。
ル薄膜を成長させるプロセスは、通常、気相成長装置で
行われ、以下の如きプロセスからなる。まず、水素ガス
などの不活性ガス雰囲気内で所定の温度域まで昇温し、
引き続き塩化水素を含むガス等によるエッチングを数分
間行い、表面コンタミネーション除去及びウエーハ表面
の活性化を行った後、シラン系ガスを用いてウエーハ表
面にエピタキシャル薄膜を成長させるものである。
【０００３】しかし、この塩化水素を含むガス等による
エッチングプロセスでは、表面コンタミネーションの除
去不足、及び結晶引上げ過程ですでに育成された微小欠
陥を完全に消滅させることができず、さらに塩化水素ガ
スの選択エッチング性によりウェーハ表面のピットを増
加させる傾向にある。従って、塩化水素系ガスエッチン
グ後にエピタキシャル薄膜を成長させる際、上記の欠陥
等を起点として薄膜内に積層欠陥、転位などの欠陥を発
生させる。
エッチングプロセスでは、表面コンタミネーションの除
去不足、及び結晶引上げ過程ですでに育成された微小欠
陥を完全に消滅させることができず、さらに塩化水素ガ
スの選択エッチング性によりウェーハ表面のピットを増
加させる傾向にある。従って、塩化水素系ガスエッチン
グ後にエピタキシャル薄膜を成長させる際、上記の欠陥
等を起点として薄膜内に積層欠陥、転位などの欠陥を発
生させる。
【０００４】
【発明が解決しようとする課題】また、デバイスプロセ
ス工程内での重金属汚染によるデバイス特性の劣化要因
の低減方法としてイントリンシックゲッタリング処理を
用いることがある。一方、ボロン・ドープシリコン基板
のうち、比抵抗１／１０Ω・ｃｍ以下の基板（以降Ｐ+
基板という）は、本来重金属汚染に対して強力なゲッタ
リング能を有することが知られており、Ｄ−ＲＡＭ、パ
ワーＭＯＳ等のデバイスに使用されている。
ス工程内での重金属汚染によるデバイス特性の劣化要因
の低減方法としてイントリンシックゲッタリング処理を
用いることがある。一方、ボロン・ドープシリコン基板
のうち、比抵抗１／１０Ω・ｃｍ以下の基板（以降Ｐ+
基板という）は、本来重金属汚染に対して強力なゲッタ
リング能を有することが知られており、Ｄ−ＲＡＭ、パ
ワーＭＯＳ等のデバイスに使用されている。
【０００５】しかし、Ｄ−ＲＡＭ、パワーＭＯＳ等のデ
バイスに使用されるＰ+基板の仕様品は、通常、酸素濃
度が１３×１０17ａｔｏｍｓ／ｃｍ3以下のものが用い
られる。これは、Ｐ+基板が他の基板と比較して非常に
酸素析出物が成長しやすいためであり、従って、従来の
エピタキシャルプロセスでは、薄膜成長中にＰ+基板表
面上に酸素析出物が成長し、それを起点として薄膜内に
積層欠陥、転位等の欠陥を発生させ、高品質エピタキシ
ャル・シリコン薄膜の製造ができないためである。
バイスに使用されるＰ+基板の仕様品は、通常、酸素濃
度が１３×１０17ａｔｏｍｓ／ｃｍ3以下のものが用い
られる。これは、Ｐ+基板が他の基板と比較して非常に
酸素析出物が成長しやすいためであり、従って、従来の
エピタキシャルプロセスでは、薄膜成長中にＰ+基板表
面上に酸素析出物が成長し、それを起点として薄膜内に
積層欠陥、転位等の欠陥を発生させ、高品質エピタキシ
ャル・シリコン薄膜の製造ができないためである。
【０００６】この発明は、高酸素濃度Ｐ+基板を用いて
エピタキシャル薄膜の欠陥密度を低減化し、更に重金属
汚染に対して強力なゲッタリング能を有する高品質シリ
コン・エピタキシャル薄膜を成長できるエピタキシャル
半導体ウエーハの製造方法の提供を目的とする。
エピタキシャル薄膜の欠陥密度を低減化し、更に重金属
汚染に対して強力なゲッタリング能を有する高品質シリ
コン・エピタキシャル薄膜を成長できるエピタキシャル
半導体ウエーハの製造方法の提供を目的とする。
【０００７】
【課題を解決するための手段】この発明は、高品質シリ
コン・エピタキシャル薄膜を成長できるエピタキシャル
半導体ウエーハの製造方法の提供を目的に種々検討した
結果、気相成長前に高温水素熱処理することにより、半
導体基板表面及びその近傍のエピタキシャル薄膜欠陥の
発生起点を消滅可能であることに着目し、特に、従来使
用されることのなかった高酸素濃度Ｐ+基板を用いてエ
ピタキシャル薄膜の欠陥密度を低減化でき、更に重金属
汚染に対して強力なゲッタリング能を有するエピタキシ
ャル半導体ウエーハを提供できることを知見し、この発
明を完成した。
コン・エピタキシャル薄膜を成長できるエピタキシャル
半導体ウエーハの製造方法の提供を目的に種々検討した
結果、気相成長前に高温水素熱処理することにより、半
導体基板表面及びその近傍のエピタキシャル薄膜欠陥の
発生起点を消滅可能であることに着目し、特に、従来使
用されることのなかった高酸素濃度Ｐ+基板を用いてエ
ピタキシャル薄膜の欠陥密度を低減化でき、更に重金属
汚染に対して強力なゲッタリング能を有するエピタキシ
ャル半導体ウエーハを提供できることを知見し、この発
明を完成した。
【０００８】すなわちこの発明は、半導体ウエーハの表
面にシリコン薄膜を気相成長させるエピタキシャル半導
体ウエーハの製造方法において、比抵抗１／１０Ω・ｃ
ｍ以下のＰ+基板、特に従来使用対象外の高酸素濃度Ｐ+
基板、酸素濃度が１３×１０17ａｔｏｍｓ／ｃｍ3以上
のＰ+基板を、水素１００％あるいはＡｒ又はＨｅを含
む水素ガス雰囲気内で１０００℃以上で３分間以上保持
する熱処理を施した後、前記のウエーハ表面にシリコン
薄膜を気相成長させることを特徴とするエピタキシャル
半導体ウエーハの製造方法である。
面にシリコン薄膜を気相成長させるエピタキシャル半導
体ウエーハの製造方法において、比抵抗１／１０Ω・ｃ
ｍ以下のＰ+基板、特に従来使用対象外の高酸素濃度Ｐ+
基板、酸素濃度が１３×１０17ａｔｏｍｓ／ｃｍ3以上
のＰ+基板を、水素１００％あるいはＡｒ又はＨｅを含
む水素ガス雰囲気内で１０００℃以上で３分間以上保持
する熱処理を施した後、前記のウエーハ表面にシリコン
薄膜を気相成長させることを特徴とするエピタキシャル
半導体ウエーハの製造方法である。
【０００９】また、この発明は、上記の構成において１
０００℃以上の温度で３分間以上保持する熱処理条件を
特徴とするエピタキシャル半導体ウエーハの製造方法で
ある。
０００℃以上の温度で３分間以上保持する熱処理条件を
特徴とするエピタキシャル半導体ウエーハの製造方法で
ある。
【００１０】この発明において水素雰囲気での熱処理条
件は、薄膜欠陥密度を０．１個／ｃｍ2以下とするには
１０００℃以上の高温が必要であり、好ましくは１００
０℃〜１２００℃である。また、熱処理時間は上記の効
果を得るには少なくとも３分間以上が必要であり、更
に、上記の熱処理温度までの昇温速度やその雰囲気は、
通常のエピタキシャル条件でよい。この発明において熱
処理雰囲気は、水素１００％が望ましいが、Ａｒ，Ｈｅ
などの不活性ガスとＨ2ガスの混合雰囲気でもよい。
件は、薄膜欠陥密度を０．１個／ｃｍ2以下とするには
１０００℃以上の高温が必要であり、好ましくは１００
０℃〜１２００℃である。また、熱処理時間は上記の効
果を得るには少なくとも３分間以上が必要であり、更
に、上記の熱処理温度までの昇温速度やその雰囲気は、
通常のエピタキシャル条件でよい。この発明において熱
処理雰囲気は、水素１００％が望ましいが、Ａｒ，Ｈｅ
などの不活性ガスとＨ2ガスの混合雰囲気でもよい。
【００１１】
【作用】この発明は、半導体シリコンウエーハ上にシリ
コン薄膜を気相成長させるプロセスの前工程として高温
水素アニール処理を導入することにより、半導体基板表
面及びその近傍のエピタキシャル薄膜欠陥の発生起点を
消滅させることを特徴としている。すなわち、シリコン
基板内の微小欠陥を、水素による還元作用により縮小ま
たは消滅させることにより、エピタキシャル薄膜欠陥密
度を０．１個／ｃｍ3以下の高品質エピタキシャル薄膜
を形成可能にしたものである。
コン薄膜を気相成長させるプロセスの前工程として高温
水素アニール処理を導入することにより、半導体基板表
面及びその近傍のエピタキシャル薄膜欠陥の発生起点を
消滅させることを特徴としている。すなわち、シリコン
基板内の微小欠陥を、水素による還元作用により縮小ま
たは消滅させることにより、エピタキシャル薄膜欠陥密
度を０．１個／ｃｍ3以下の高品質エピタキシャル薄膜
を形成可能にしたものである。
【００１２】
【実施例】実施例１ 試料には、ＣＺシリコン単結晶ウエーハ、比抵抗１／５
０Ω以下Ｐ+基板を使用した。酸素濃度により以下の如
く、３水準に振りわけた。 サンプルＡ…１１〜１２×１０17ａｔｏｍｓ／ｃｍ3 サンプルＢ…１５〜１６×１０17ａｔｏｍｓ／ｃｍ3 サンプルＣ…１７×１０17ａｔｏｍｓ／ｃｍ3以上 上記サンプルＡ、Ｂ、Ｃを１１５０℃×２ｈｒの条件で
酸素、窒素混合ガス雰囲気の熱処理を施した後、選択エ
ッチングを実施し、バルク中の微小欠陥密度を調査し
た。図１にその結果を示す。サンプルＢ、Ｃでは微小欠
陥密度が１０6×１０7個／ｃｍ2に成長しているが、サ
ンプルＡでは微小欠陥の発生はみられなかった。一方、
表面の微小欠陥密度は、サンプルＢ、Ｃでは１０2個／
ｃｍ2以上であることがわかる。
０Ω以下Ｐ+基板を使用した。酸素濃度により以下の如
く、３水準に振りわけた。 サンプルＡ…１１〜１２×１０17ａｔｏｍｓ／ｃｍ3 サンプルＢ…１５〜１６×１０17ａｔｏｍｓ／ｃｍ3 サンプルＣ…１７×１０17ａｔｏｍｓ／ｃｍ3以上 上記サンプルＡ、Ｂ、Ｃを１１５０℃×２ｈｒの条件で
酸素、窒素混合ガス雰囲気の熱処理を施した後、選択エ
ッチングを実施し、バルク中の微小欠陥密度を調査し
た。図１にその結果を示す。サンプルＢ、Ｃでは微小欠
陥密度が１０6×１０7個／ｃｍ2に成長しているが、サ
ンプルＡでは微小欠陥の発生はみられなかった。一方、
表面の微小欠陥密度は、サンプルＢ、Ｃでは１０2個／
ｃｍ2以上であることがわかる。
【００１３】従って、高酸素濃度Ｐ+基板は、従来のエ
ピタキシャル薄膜プロセスでは基板表面に微小欠陥が成
長し、薄膜形成時にその欠陥を起点としてエピタキシャ
ル薄膜内に欠陥を発生させることが理解できる。
ピタキシャル薄膜プロセスでは基板表面に微小欠陥が成
長し、薄膜形成時にその欠陥を起点としてエピタキシャ
ル薄膜内に欠陥を発生させることが理解できる。
【００１４】実施例２ 実施例１におけるサンプルＢを使用し、気相成長装置内
で水素１００％の雰囲気中で、処理温度を９００℃、１
０００℃、１１００℃、１２００℃の種々の温度とし、
それぞれ１０分間の熱処理を行った。その後、引き続い
て塩化水素ガスでウエーハエッチングを行い、さらにト
リクロロシランガスにて気相成長薄膜形成を行った。得
られたエピタキシャルウエーハを選択エッチングし、微
小欠陥密度を測定した。この発明による水素雰囲気中で
の高温熱処理の温度依存性を図２に示す。すなわち、同
一処理時間ではこの発明による水素雰囲気での熱処理温
度が高温であるほど、欠陥抑制効果が高いことがわか
る。
で水素１００％の雰囲気中で、処理温度を９００℃、１
０００℃、１１００℃、１２００℃の種々の温度とし、
それぞれ１０分間の熱処理を行った。その後、引き続い
て塩化水素ガスでウエーハエッチングを行い、さらにト
リクロロシランガスにて気相成長薄膜形成を行った。得
られたエピタキシャルウエーハを選択エッチングし、微
小欠陥密度を測定した。この発明による水素雰囲気中で
の高温熱処理の温度依存性を図２に示す。すなわち、同
一処理時間ではこの発明による水素雰囲気での熱処理温
度が高温であるほど、欠陥抑制効果が高いことがわか
る。
【００１５】次に、この発明による水素雰囲気での熱処
理温度を１１００℃に固定し、処理時間を種々変化させ
た後、薄膜形成を行い、薄膜内の欠陥密度を測定した。
図３に処理時間と薄膜内の微小欠陥密度の関係で示す如
く、同一処理温度では、処理時間が長いほど欠陥抑制効
果が高いことがわかる。
理温度を１１００℃に固定し、処理時間を種々変化させ
た後、薄膜形成を行い、薄膜内の欠陥密度を測定した。
図３に処理時間と薄膜内の微小欠陥密度の関係で示す如
く、同一処理温度では、処理時間が長いほど欠陥抑制効
果が高いことがわかる。
【００１６】実施例３ ゲッタリング能力を調査するため、実施例１のサンプル
Ａ及びＢをこの発明による水素雰囲気での熱処理する前
に、Ｎｉ定量汚染を実施した。なお、定量汚染は、１０
10〜１０13ａｔｏｍｓ／ｃｍ3標準溶液を用い、スピン
コート汚染にて試料を作製した。その後、水素１００％
の雰囲気中で、１１００℃×１０分間のこの発明による
水素雰囲気での熱処理を施し、引き続きエピタキシャル
薄膜形成を行った。エピタキシャル薄膜形成後の酸素誘
起積層欠陥（ＯＳＦ）を観察するため、１０００℃×１
６時間の酸素雰囲気中で熱処理を行い、選択エッチング
により欠陥密度を測定した。図４に示す如く、サンプル
Ｂでは１０13ａｔｏｍｓ／ｃｍ2のＮｉ汚染でもＯＳＦ
の発生は観察できない。一方、サンプルＡでは１０11ａ
ｔｏｍｓ／ｃｍ2程度の汚染域からＯＳＦの発生が見ら
れる。
Ａ及びＢをこの発明による水素雰囲気での熱処理する前
に、Ｎｉ定量汚染を実施した。なお、定量汚染は、１０
10〜１０13ａｔｏｍｓ／ｃｍ3標準溶液を用い、スピン
コート汚染にて試料を作製した。その後、水素１００％
の雰囲気中で、１１００℃×１０分間のこの発明による
水素雰囲気での熱処理を施し、引き続きエピタキシャル
薄膜形成を行った。エピタキシャル薄膜形成後の酸素誘
起積層欠陥（ＯＳＦ）を観察するため、１０００℃×１
６時間の酸素雰囲気中で熱処理を行い、選択エッチング
により欠陥密度を測定した。図４に示す如く、サンプル
Ｂでは１０13ａｔｏｍｓ／ｃｍ2のＮｉ汚染でもＯＳＦ
の発生は観察できない。一方、サンプルＡでは１０11ａ
ｔｏｍｓ／ｃｍ2程度の汚染域からＯＳＦの発生が見ら
れる。
【００１７】すなわち、この発明による水素雰囲気中で
の高温熱処理は、１０００℃で３分間以上、好ましくは
５分間以上の熱処理により、高酸素濃度Ｐ+基板上に低
密度欠陥エピタキシャル薄膜形成を可能にし、かつ、強
力なゲッタリング能力を有する高品質エピタキシャル薄
膜の形成を実現できることがわかる。
の高温熱処理は、１０００℃で３分間以上、好ましくは
５分間以上の熱処理により、高酸素濃度Ｐ+基板上に低
密度欠陥エピタキシャル薄膜形成を可能にし、かつ、強
力なゲッタリング能力を有する高品質エピタキシャル薄
膜の形成を実現できることがわかる。
【００１８】
【発明の効果】この発明は、高酸素濃度Ｐ+基板をシリ
コン薄膜の気相成長前に水素雰囲気での熱処理、例えば
１０００℃以上で３分間以上保持する処理を施すことに
より、ウエーハ基板表面の欠陥を消滅させることができ
るため、その後の気相成長薄膜形成にて薄膜内の欠陥密
度が０．１個／ｃｍ2以下と極めて高品質のシリコンエ
ピタキシャル薄膜を成膜できる。従って、重金属汚染に
対して強力なゲッタリング能を有するが、高酸素濃度で
酸素析出物が成長が著しく使用されることのなかった高
酸素濃度Ｐ+基板を、Ｄ−ＲＡＭ、ＰＯＷ−ＭＯＳ等の
デバイスに使用可能となし、かつ極めて高品質のシリコ
ンエピタキシャル薄膜を成膜したエピタキシャル半導体
ウエーハを提供できる。
コン薄膜の気相成長前に水素雰囲気での熱処理、例えば
１０００℃以上で３分間以上保持する処理を施すことに
より、ウエーハ基板表面の欠陥を消滅させることができ
るため、その後の気相成長薄膜形成にて薄膜内の欠陥密
度が０．１個／ｃｍ2以下と極めて高品質のシリコンエ
ピタキシャル薄膜を成膜できる。従って、重金属汚染に
対して強力なゲッタリング能を有するが、高酸素濃度で
酸素析出物が成長が著しく使用されることのなかった高
酸素濃度Ｐ+基板を、Ｄ−ＲＡＭ、ＰＯＷ−ＭＯＳ等の
デバイスに使用可能となし、かつ極めて高品質のシリコ
ンエピタキシャル薄膜を成膜したエピタキシャル半導体
ウエーハを提供できる。
【図１】酸素濃度と微小欠陥密度との関係を示すグラフ
である。
である。
【図２】アニール温度とシリコン薄膜の微小欠陥密度と
の関係を示すグラフである。
の関係を示すグラフである。
【図３】アニール時間とシリコン薄膜の微小欠陥密度と
の関係を示すグラフである。
の関係を示すグラフである。
【図４】表面Ｎｉ汚染濃度とＯＳＦ欠陥密度との関係を
示すグラフである。
示すグラフである。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/02 H01L 21/205 H01L 21/365
Claims (1)
- 【請求項１】 半導体ウエーハの表面にシリコン薄膜を
気相成長させるエピタキシャル半導体ウエーハの製造方
法において、酸素濃度が１３×１０ 17 ａｔｏｍｓ／ｃｍ
3 以上で比抵抗が１／１０Ω・ｃｍ以下のボロンドープ
基板に、水素１００％あるいはＡｒ又はＨｅを含む水素
ガス雰囲気で１０００℃以上で３分間以上保持する熱処
理を施した後、前記ウエーハ表面にシリコン薄膜を気相
成長させることを特徴とするエピタキシャル半導体ウエ
ーハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19759792A JP3220961B2 (ja) | 1992-06-30 | 1992-06-30 | エピタキシャル半導体ウエーハの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19759792A JP3220961B2 (ja) | 1992-06-30 | 1992-06-30 | エピタキシャル半導体ウエーハの製造方法 |
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-
1992
- 1992-06-30 JP JP19759792A patent/JP3220961B2/ja not_active Expired - Lifetime
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