JP3381816B2 - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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Landscapes
- Recrystallisation Techniques (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体基板とし
て利用されるエピタキシャル層を基板上に成長させたエ
ピタキシャルウェーハに係り、エピタキシャル成長を行
うプロセス時に特定の熱処理を行い内部欠陥核を導入
し、基板内にイントリンシックゲッタリング能を付与し
た半導体基板の製造方法に関する。
て利用されるエピタキシャル層を基板上に成長させたエ
ピタキシャルウェーハに係り、エピタキシャル成長を行
うプロセス時に特定の熱処理を行い内部欠陥核を導入
し、基板内にイントリンシックゲッタリング能を付与し
た半導体基板の製造方法に関する。
【０００２】
【従来の技術】現在シリコン半導体デバイスの高集積化
は急速に進行しており、シリコンウェーハに要求される
特性はますます厳しくなっている。高集積化デバイスに
おいては、デバイスが形成されるいわゆるデバイス活性
領域に結晶欠陥、あるいはドーパント以外の金属不純物
が含まれていると、リーク電流の増大などの電気的特性
の劣化を招く。
は急速に進行しており、シリコンウェーハに要求される
特性はますます厳しくなっている。高集積化デバイスに
おいては、デバイスが形成されるいわゆるデバイス活性
領域に結晶欠陥、あるいはドーパント以外の金属不純物
が含まれていると、リーク電流の増大などの電気的特性
の劣化を招く。
【０００３】従来、高集積化シリコン半導体デバイス
は、ＣＺ法で育成されたＣＺ−Ｓｉ基板が用いられてき
たが、これらのＣＺ−Ｓｉ基板には過飽和の格子間酸素
が約１０18ａｔｏｍｓ／ｃｍ3のオーダーで含まれてお
り、デバイスプロセスにおいて酸素析出物や転位、積層
欠陥などの結晶欠陥が誘起されることはよく知られてい
る。
は、ＣＺ法で育成されたＣＺ−Ｓｉ基板が用いられてき
たが、これらのＣＺ−Ｓｉ基板には過飽和の格子間酸素
が約１０18ａｔｏｍｓ／ｃｍ3のオーダーで含まれてお
り、デバイスプロセスにおいて酸素析出物や転位、積層
欠陥などの結晶欠陥が誘起されることはよく知られてい
る。
【０００４】しかし、従来、ＬＯＣＯＳ形成やＷＥＬＬ
拡散層形成のために１１００〜１２００℃の高温で数時
間の熱処理が行われていたため、基板表面近傍では格子
間酸素の外方拡散によって、表面近傍の数１０μｍには
結晶欠陥のない所謂ＤＺ（Ｄｅｎｕｄｅｄ Ｚｏｎｅ）
層が自然に形成され、ウェーハ表面のデバイス活性領域
での結晶欠陥の発生が自然に抑制されていた。
拡散層形成のために１１００〜１２００℃の高温で数時
間の熱処理が行われていたため、基板表面近傍では格子
間酸素の外方拡散によって、表面近傍の数１０μｍには
結晶欠陥のない所謂ＤＺ（Ｄｅｎｕｄｅｄ Ｚｏｎｅ）
層が自然に形成され、ウェーハ表面のデバイス活性領域
での結晶欠陥の発生が自然に抑制されていた。
【０００５】しかしながら半導体デバイスの微細化に伴
い、ＷＥＬＬ形成に高エネルギーイオン注入が用いら
れ、デバイスプロセスが１０００℃以下の低温で行われ
るようになると、上記の酸素外方拡散が充分に起こら
ず、表面近傍でのＤＺ層の形成が困難となってきた。こ
のために基板の低酸素化が行われてきたが、結晶欠陥の
発生を完全に抑制することは困難であった。
い、ＷＥＬＬ形成に高エネルギーイオン注入が用いら
れ、デバイスプロセスが１０００℃以下の低温で行われ
るようになると、上記の酸素外方拡散が充分に起こら
ず、表面近傍でのＤＺ層の形成が困難となってきた。こ
のために基板の低酸素化が行われてきたが、結晶欠陥の
発生を完全に抑制することは困難であった。
【０００６】
【発明が解決しようとする課題】このようなことから、
結晶欠陥をほぼ完全に含まないエピタキシャル層を基板
上に成長させたエピタキシャルウェーハは、今日の高集
積化デバイスに多く用いられている。しかしながら、結
晶の完全性が高いエピタキシャルウェーハを用いても、
その後のデバイス工程におけるエピタキシャル膜の金属
不純物汚染はデバイスの特性を悪化させる。
結晶欠陥をほぼ完全に含まないエピタキシャル層を基板
上に成長させたエピタキシャルウェーハは、今日の高集
積化デバイスに多く用いられている。しかしながら、結
晶の完全性が高いエピタキシャルウェーハを用いても、
その後のデバイス工程におけるエピタキシャル膜の金属
不純物汚染はデバイスの特性を悪化させる。
【０００７】従って、金属不純物をデバイス活性領域か
ら離れた場所（シンク）に捕獲させるゲッタリング技術
が必要となる。従来は、デバイスプロセスの熱処理中に
自然に誘起される酸素起因の結晶欠陥をシンクとするイ
ントリンシックゲッタリング（ＩＧ）やサンドブラス
ト、Ｓｉ3Ｎ4膜あるいはＰｏｌｙ−Ｓｉ膜の成長などに
よる裏面歪付けに代表されるイクストリンシックゲッタ
リング（ＥＧ）が用いられてきた。
ら離れた場所（シンク）に捕獲させるゲッタリング技術
が必要となる。従来は、デバイスプロセスの熱処理中に
自然に誘起される酸素起因の結晶欠陥をシンクとするイ
ントリンシックゲッタリング（ＩＧ）やサンドブラス
ト、Ｓｉ3Ｎ4膜あるいはＰｏｌｙ−Ｓｉ膜の成長などに
よる裏面歪付けに代表されるイクストリンシックゲッタ
リング（ＥＧ）が用いられてきた。
【０００８】しかし、エピタキシャル工程では１０５０
〜１２００℃の高温熱処理が施されるためにＣＺ−Ｓｉ
基板に内在する酸素析出核が縮小、消滅し、その後のデ
バイスプロセスにおいて基板内に充分に結晶欠陥を誘起
することが困難である。従って、デバイスプロセスの初
期においてはもちろんのこと、プロセス全体にわたって
金属不純物に対するＩＧ効果が低減するという新たな問
題が生じた。
〜１２００℃の高温熱処理が施されるためにＣＺ−Ｓｉ
基板に内在する酸素析出核が縮小、消滅し、その後のデ
バイスプロセスにおいて基板内に充分に結晶欠陥を誘起
することが困難である。従って、デバイスプロセスの初
期においてはもちろんのこと、プロセス全体にわたって
金属不純物に対するＩＧ効果が低減するという新たな問
題が生じた。
【０００９】このためゲッタリング方法としてはＥＧの
他に、エピ工程の前後にウェーハに熱処理を施すことに
より故意に生成させた結晶欠陥をシンクとするＩＧが用
いられることになる。この熱処理は基本的に、酸素の外
方拡散によりウェーハ表面の酸素濃度を減少させ、デバ
イス活性領域での酸素析出物の生成を抑制する高温熱処
理（１０００〜１２００℃）、欠陥核生成のための低温
熱処理（６００〜８００℃）および成長のための中温熱
処理（８００〜１０００℃）から構成されており、コス
トの増大の問題があった。
他に、エピ工程の前後にウェーハに熱処理を施すことに
より故意に生成させた結晶欠陥をシンクとするＩＧが用
いられることになる。この熱処理は基本的に、酸素の外
方拡散によりウェーハ表面の酸素濃度を減少させ、デバ
イス活性領域での酸素析出物の生成を抑制する高温熱処
理（１０００〜１２００℃）、欠陥核生成のための低温
熱処理（６００〜８００℃）および成長のための中温熱
処理（８００〜１０００℃）から構成されており、コス
トの増大の問題があった。
【００１０】また、ＥＧ処理においてはコストの問題の
他に歪み層からのシリコン片の剥がれによるパーティク
ルの発生といった問題があった。
他に歪み層からのシリコン片の剥がれによるパーティク
ルの発生といった問題があった。
【００１１】この発明は、上述した問題に鑑み、コスト
を増大させるＥＧやＩＧ処理を必要とせず、安定した内
部ＩＧ領域と高い結晶性を有するデバイス活性領域とを
合わせ持つ半導体基板の製造方法を提供することを目的
としている。
を増大させるＥＧやＩＧ処理を必要とせず、安定した内
部ＩＧ領域と高い結晶性を有するデバイス活性領域とを
合わせ持つ半導体基板の製造方法を提供することを目的
としている。
【００１２】
【課題を解決するための手段】発明者らは、安定した内
部ＩＧ領域と高い結晶性を有するデバイス活性領域とを
合わせ持つ半導体基板を目的に、内部ＩＧ領域の生成に
ついて種々検討した結果、エピタキシャル工程におい
て、シリコンウェーハに１１５０℃以上でエピタキシャ
ル成長をさせた後に、一旦基板を１０Ｋ／ｓ以上の速度
で冷却することにより、基板内に内部ＩＧ領域の欠陥核
を生成、付与できることを知見し、この発明を完成し
た。
部ＩＧ領域と高い結晶性を有するデバイス活性領域とを
合わせ持つ半導体基板を目的に、内部ＩＧ領域の生成に
ついて種々検討した結果、エピタキシャル工程におい
て、シリコンウェーハに１１５０℃以上でエピタキシャ
ル成長をさせた後に、一旦基板を１０Ｋ／ｓ以上の速度
で冷却することにより、基板内に内部ＩＧ領域の欠陥核
を生成、付与できることを知見し、この発明を完成し
た。
【００１３】この発明は、シリコン半導体基板に１１５
０℃以上でエピタキシャル成長をさせた後、該基板を１
０Ｋ／ｓ以上の速度で冷却することにより、基板内にイ
ントリンシックゲッタリング能を付与し、さらに、例え
ばエピタキシャル成長後に７００〜１０００℃の温度範
囲の前記熱処理を施すことによって、イントリンシック
ゲッタリング能を発揮できる半導体基板を得る製造方法
である。
０℃以上でエピタキシャル成長をさせた後、該基板を１
０Ｋ／ｓ以上の速度で冷却することにより、基板内にイ
ントリンシックゲッタリング能を付与し、さらに、例え
ばエピタキシャル成長後に７００〜１０００℃の温度範
囲の前記熱処理を施すことによって、イントリンシック
ゲッタリング能を発揮できる半導体基板を得る製造方法
である。
【００１４】
【発明の実施の形態】この発明による製造方法は、シリ
コンウェーハをエピタキシャル成長時に１１５０℃以上
の高温に所定時間保持し、その後、特定の冷却速度で冷
却することにより、続く熱処理の際に酸素析出を促進し
てＩＧ能を付与することを特徴としている。この現象
は、酸素が過飽和に存在する基板内部でのみ起こり、デ
バイス活性領域となるエピタキシャル層では酸素が存在
しないことから起こらないため、極めて高い結晶性を有
するエピタキシャル層の品質を劣化させることなく、安
定したＩＧ領域と良好な結晶性を有するデバイス活性領
域を確保することができる。
コンウェーハをエピタキシャル成長時に１１５０℃以上
の高温に所定時間保持し、その後、特定の冷却速度で冷
却することにより、続く熱処理の際に酸素析出を促進し
てＩＧ能を付与することを特徴としている。この現象
は、酸素が過飽和に存在する基板内部でのみ起こり、デ
バイス活性領域となるエピタキシャル層では酸素が存在
しないことから起こらないため、極めて高い結晶性を有
するエピタキシャル層の品質を劣化させることなく、安
定したＩＧ領域と良好な結晶性を有するデバイス活性領
域を確保することができる。
【００１５】この発明において、エピタキシャル成長の
処理温度としては、１１５０℃〜１２５０℃が望まし
く、また、冷却速度は１０Ｋ／ｓ〜１００Ｋ／ｓの範囲
が好ましい。エピタキシャル成長後の熱処理の際に１０
6〜１０7ｃｍ-2の高い密度の欠陥を生成させるのに、こ
の温度範囲並びに冷却速度の各下限値が必要であるが、
各上限値を越えるとシリコンウェーハにスリップや反り
が発生するため、上記の範囲が好ましい。
処理温度としては、１１５０℃〜１２５０℃が望まし
く、また、冷却速度は１０Ｋ／ｓ〜１００Ｋ／ｓの範囲
が好ましい。エピタキシャル成長後の熱処理の際に１０
6〜１０7ｃｍ-2の高い密度の欠陥を生成させるのに、こ
の温度範囲並びに冷却速度の各下限値が必要であるが、
各上限値を越えるとシリコンウェーハにスリップや反り
が発生するため、上記の範囲が好ましい。
【００１６】この発明によるシリコンウェーハは、エピ
タキシャル成長後の７００〜１０００℃の温度範囲での
熱処理においては、熱処理温度に依存せず１０6〜１０7
ｃｍ-2の高い密度の欠陥が生成することを特徴としてい
る。このことは、デバイスプロセスの初期に行われる７
００〜１０００℃での酸化や窒化処理により欠陥を充分
に生成させることが可能であり、ＩＧ効果がデバイスプ
ロセス全体にわたって維持されることを示している。従
ってＥＧ処理や、エピ工程の前後に特別に結晶欠陥を生
成させるためのＩＧ処理が必要ではなくなるため、この
発明は、シリコンウェーハの製造コストの面で極めて有
効である。
タキシャル成長後の７００〜１０００℃の温度範囲での
熱処理においては、熱処理温度に依存せず１０6〜１０7
ｃｍ-2の高い密度の欠陥が生成することを特徴としてい
る。このことは、デバイスプロセスの初期に行われる７
００〜１０００℃での酸化や窒化処理により欠陥を充分
に生成させることが可能であり、ＩＧ効果がデバイスプ
ロセス全体にわたって維持されることを示している。従
ってＥＧ処理や、エピ工程の前後に特別に結晶欠陥を生
成させるためのＩＧ処理が必要ではなくなるため、この
発明は、シリコンウェーハの製造コストの面で極めて有
効である。
【００１７】
【実施例】試料としてボロン添加量により抵抗率を変化
させた５種類（抵抗率；４ｍΩｃｍ、７ｍΩｃｍ、１１
ｍΩｃｍ、５０ｍΩｃｍ、５００ｍΩｃｍ）のＰ型（１
００）８インチＣＺ−Ｓｉウェーハ（酸素濃度；１１×
１０17ａｔｏｍｓ／ｃｍ3）を用いた。
させた５種類（抵抗率；４ｍΩｃｍ、７ｍΩｃｍ、１１
ｍΩｃｍ、５０ｍΩｃｍ、５００ｍΩｃｍ）のＰ型（１
００）８インチＣＺ−Ｓｉウェーハ（酸素濃度；１１×
１０17ａｔｏｍｓ／ｃｍ3）を用いた。
【００１８】これらの試料をランプ加熱方式の横型ＣＶ
Ｄエピタキシャル装置により、水素雰囲気中で１１５０
℃で６０秒間ベーキングを行った後、堆積処理を行っ
た。堆積処理はトリクロロシランを原料ガスとして用
い、１１００℃、１１５０℃、１２００℃の３種類の温
度で１８０秒間堆積処理を行い、約３μｍのエピタキシ
ャル層を堆積させた。
Ｄエピタキシャル装置により、水素雰囲気中で１１５０
℃で６０秒間ベーキングを行った後、堆積処理を行っ
た。堆積処理はトリクロロシランを原料ガスとして用
い、１１００℃、１１５０℃、１２００℃の３種類の温
度で１８０秒間堆積処理を行い、約３μｍのエピタキシ
ャル層を堆積させた。
【００１９】堆積後、各温度から５Ｋ／ｓ、１０Ｋ／
ｓ、１５Ｋ／ｓの３種類の速度で冷却した。その後、乾
燥酸素雰囲気中で１０００℃で１６時間の熱処理並びに
次に示す２段階熱処理を行った。すなわち、７００℃、
８００℃、９００℃の各温度でそれぞれ４時間ずつ熱処
理をした後、１０００℃で１６時間熱処理を施した。
ｓ、１５Ｋ／ｓの３種類の速度で冷却した。その後、乾
燥酸素雰囲気中で１０００℃で１６時間の熱処理並びに
次に示す２段階熱処理を行った。すなわち、７００℃、
８００℃、９００℃の各温度でそれぞれ４時間ずつ熱処
理をした後、１０００℃で１６時間熱処理を施した。
【００２０】これらの熱処理試料について、ライトエッ
チングを行い、光学顕微鏡により観察を行った。観察結
果を図１〜図３に示し、堆積処理温度がそれぞれ１１０
０℃、１１５０℃、１２００℃の場合を示している。各
図において、各Ａ図は堆積処理後の冷却速度が５Ｋ／
ｓ、各Ｂ図は１０Ｋ／ｓ、各Ｃ図は１５Ｋ／ｓの場合で
あり、グラフの縦軸は欠陥密度、横軸はエピタキシャル
工程後の２段階熱処理における、１段目の熱処理温度を
示しており、１０００℃での１段階熱処理の結果は図中
黒印で示している。
チングを行い、光学顕微鏡により観察を行った。観察結
果を図１〜図３に示し、堆積処理温度がそれぞれ１１０
０℃、１１５０℃、１２００℃の場合を示している。各
図において、各Ａ図は堆積処理後の冷却速度が５Ｋ／
ｓ、各Ｂ図は１０Ｋ／ｓ、各Ｃ図は１５Ｋ／ｓの場合で
あり、グラフの縦軸は欠陥密度、横軸はエピタキシャル
工程後の２段階熱処理における、１段目の熱処理温度を
示しており、１０００℃での１段階熱処理の結果は図中
黒印で示している。
【００２１】図１〜図３から明らかなように、エピタキ
シャル堆積処理温度が１１００℃のとき、並びに１１５
０℃と１２００℃で処理した後５Ｋ／ｓで冷却したとき
では、エピタキシャル後の１段目の熱処理温度が増大す
るに伴い欠陥密度は減少する。これは、エピタキシャル
堆積処理およびエピタキシャル後の１段目の熱処理を施
すことにより、それぞれの温度で存在可能な臨界サイズ
以下の微小欠陥が縮小、消滅し、次の１０００℃での熱
処理において臨界サイズ以上の核のみが成長したもので
ある。これらの試料では欠陥密度は低くＩＧ効果は期待
されない。
シャル堆積処理温度が１１００℃のとき、並びに１１５
０℃と１２００℃で処理した後５Ｋ／ｓで冷却したとき
では、エピタキシャル後の１段目の熱処理温度が増大す
るに伴い欠陥密度は減少する。これは、エピタキシャル
堆積処理およびエピタキシャル後の１段目の熱処理を施
すことにより、それぞれの温度で存在可能な臨界サイズ
以下の微小欠陥が縮小、消滅し、次の１０００℃での熱
処理において臨界サイズ以上の核のみが成長したもので
ある。これらの試料では欠陥密度は低くＩＧ効果は期待
されない。
【００２２】これに対して図２、図３に示すごとく、エ
ピタキシャル堆積処理温度が１１５０℃並びに１２００
℃で、１０Ｋ／ｓおよび１５Ｋ／ｓで冷却したときで
は、全ての抵抗率の試料においてエピタキシャル後の１
段目の熱処理温度にかかわらず、さらには低温での核生
成処理を含まない１０００℃での１段階熱処理でも欠陥
密度は１０6〜１０7ｃｍ-2の高い値を示している。これ
は、１１５０℃と１２００℃でのエピタキシャル堆積処
理では、１１００℃よりも多くの欠陥核が消滅するもの
の、この温度から１０Ｋ／ｓ以上の速度で冷却すること
により、エピタキシャル後の熱処理での欠陥生成が増大
したものと考えられる。
ピタキシャル堆積処理温度が１１５０℃並びに１２００
℃で、１０Ｋ／ｓおよび１５Ｋ／ｓで冷却したときで
は、全ての抵抗率の試料においてエピタキシャル後の１
段目の熱処理温度にかかわらず、さらには低温での核生
成処理を含まない１０００℃での１段階熱処理でも欠陥
密度は１０6〜１０7ｃｍ-2の高い値を示している。これ
は、１１５０℃と１２００℃でのエピタキシャル堆積処
理では、１１００℃よりも多くの欠陥核が消滅するもの
の、この温度から１０Ｋ／ｓ以上の速度で冷却すること
により、エピタキシャル後の熱処理での欠陥生成が増大
したものと考えられる。
【００２３】
【発明の効果】実施例から明らかなように、１１５０℃
以上の高温でエピタキシャル堆積処理を施した後に１０
Ｋ／ｓ以上の速度で冷却することで、高密度の内部欠陥
を発生させ、ＩＧ効果を増大させることができた。すな
わち、エピタキシャル工程の高温熱処理による酸素の外
方拡散によりデバイス活性領域が充分に確保されるこ
と、ならびに欠陥密度は高温から急冷した後の析出処理
温度に大きな依存性がないことを考えると、エピタキシ
ャル工程において高温からの急冷処理を施すことによ
り、デバイスプロセスにおける初期の７００〜１０００
℃のプロセスにおいて充分に欠陥の生成が可能であり、
ＥＧ処理や特別に結晶欠陥を生成させるためのＩＧ処理
を施さなくても、デバイスプロセス全体を通じてゲッタ
リング効果の維持が可能となる。
以上の高温でエピタキシャル堆積処理を施した後に１０
Ｋ／ｓ以上の速度で冷却することで、高密度の内部欠陥
を発生させ、ＩＧ効果を増大させることができた。すな
わち、エピタキシャル工程の高温熱処理による酸素の外
方拡散によりデバイス活性領域が充分に確保されるこ
と、ならびに欠陥密度は高温から急冷した後の析出処理
温度に大きな依存性がないことを考えると、エピタキシ
ャル工程において高温からの急冷処理を施すことによ
り、デバイスプロセスにおける初期の７００〜１０００
℃のプロセスにおいて充分に欠陥の生成が可能であり、
ＥＧ処理や特別に結晶欠陥を生成させるためのＩＧ処理
を施さなくても、デバイスプロセス全体を通じてゲッタ
リング効果の維持が可能となる。
【図１】エピタキシャル工程での堆積処理温度及び冷却
速度が欠陥密度に及ぼす影響を示すグラフであり、縦軸
は欠陥密度、横軸はエピタキシャル工程後の２段階熱処
理における１段目の熱処理温度を示し、Ａは堆積処理後
の冷却速度が５Ｋ／ｓ、Ｂは１０Ｋ／ｓ、Ｃは１５Ｋ／
ｓの場合で、いずれも堆積処理温度が１１００℃の場合
である。
速度が欠陥密度に及ぼす影響を示すグラフであり、縦軸
は欠陥密度、横軸はエピタキシャル工程後の２段階熱処
理における１段目の熱処理温度を示し、Ａは堆積処理後
の冷却速度が５Ｋ／ｓ、Ｂは１０Ｋ／ｓ、Ｃは１５Ｋ／
ｓの場合で、いずれも堆積処理温度が１１００℃の場合
である。
【図２】エピタキシャル工程での堆積処理温度及び冷却
速度が欠陥密度に及ぼす影響を示すグラフであり、縦軸
は欠陥密度、横軸はエピタキシャル工程後の２段階熱処
理における１段目の熱処理温度を示し、Ａは堆積処理後
の冷却速度が５Ｋ／ｓ、Ｂは１０Ｋ／ｓ、Ｃは１５Ｋ／
ｓの場合で、いずれも堆積処理温度が１１５０℃の場合
である。
速度が欠陥密度に及ぼす影響を示すグラフであり、縦軸
は欠陥密度、横軸はエピタキシャル工程後の２段階熱処
理における１段目の熱処理温度を示し、Ａは堆積処理後
の冷却速度が５Ｋ／ｓ、Ｂは１０Ｋ／ｓ、Ｃは１５Ｋ／
ｓの場合で、いずれも堆積処理温度が１１５０℃の場合
である。
【図３】エピタキシャル工程での堆積処理温度及び冷却
速度が欠陥密度に及ぼす影響を示すグラフであり、縦軸
は欠陥密度、横軸はエピタキシャル工程後の２段階熱処
理における１段目の熱処理温度を示し、Ａは堆積処理後
の冷却速度が５Ｋ／ｓ、Ｂは１０Ｋ／ｓ、Ｃは１５Ｋ／
ｓの場合で、いずれも堆積処理温度が１２００℃の場合
である。
速度が欠陥密度に及ぼす影響を示すグラフであり、縦軸
は欠陥密度、横軸はエピタキシャル工程後の２段階熱処
理における１段目の熱処理温度を示し、Ａは堆積処理後
の冷却速度が５Ｋ／ｓ、Ｂは１０Ｋ／ｓ、Ｃは１５Ｋ／
ｓの場合で、いずれも堆積処理温度が１２００℃の場合
である。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−22429（ＪＰ，Ａ)
特開 昭59−54220（ＪＰ，Ａ)
特開 平３−77330（ＪＰ，Ａ)
特開 平５−155700（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/322
Claims (2)
- 【請求項１】 シリコン半導体基板に１１５０℃以上で
エピタキシャル成長をさせた後、該基板を１０Ｋ／ｓ以
上の速度で冷却し、基板内にイントリンシックゲッタリ
ング能を付与した半導体基板の製造方法。 - 【請求項２】 請求項１において、エピタキシャル成長
後の熱処理の温度範囲が７００〜１０００℃である半導
体基板の製造方法。
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Applications Claiming Priority (1)
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| JP02479696A JP3381816B2 (ja) | 1996-01-17 | 1996-01-17 | 半導体基板の製造方法 |
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- 1996-01-17 JP JP02479696A patent/JP3381816B2/ja not_active Expired - Fee Related
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