JP3213356B2 - センスアンプ及び強誘電体メモリ方法 - Google Patents
センスアンプ及び強誘電体メモリ方法Info
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- JP3213356B2 JP3213356B2 JP30088491A JP30088491A JP3213356B2 JP 3213356 B2 JP3213356 B2 JP 3213356B2 JP 30088491 A JP30088491 A JP 30088491A JP 30088491 A JP30088491 A JP 30088491A JP 3213356 B2 JP3213356 B2 JP 3213356B2
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
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- G11C—STATIC STORES
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、大略、半導体強誘電体
メモリ装置に関するものであって、更に詳細には、強誘
電体メモリセルからなるアレイ内に格納されたデータを
読出すために使用されるセンスアンプに関するものであ
る。
メモリ装置に関するものであって、更に詳細には、強誘
電体メモリセルからなるアレイ内に格納されたデータを
読出すために使用されるセンスアンプに関するものであ
る。
【０００２】
【従来の技術】例えば図１に示したメモリ装置１００の
ような殆どの従来の強誘電体メモリ装置は、各々が異な
った状態にある一対のセル１０２，１０４内に単一ビッ
トの情報を格納する。例えば、「１」ビットは、セル１
０２の強誘電体コンデンサ１３０内に「アップ」分極を
格納し且つセル１０４の強誘電体コンデンサ１３３内に
「ダウン」分極を格納することによって表わすことが可
能である。一対のセル１０２−１０４は、ワードライン
１０６をイネーブルさせ、次いで駆動ライン１０８上に
パルスを送給することにより読取られる。ビットライン
１１２−１１４の端部に設けられたセンスアンプ即ち検
知増幅器１１０が、これら２つのビットライン上の電圧
間の差を検知し、且つ交差結合された増幅器１１８を使
用してその差を増幅しデータ出力信号を発生する。
ような殆どの従来の強誘電体メモリ装置は、各々が異な
った状態にある一対のセル１０２，１０４内に単一ビッ
トの情報を格納する。例えば、「１」ビットは、セル１
０２の強誘電体コンデンサ１３０内に「アップ」分極を
格納し且つセル１０４の強誘電体コンデンサ１３３内に
「ダウン」分極を格納することによって表わすことが可
能である。一対のセル１０２−１０４は、ワードライン
１０６をイネーブルさせ、次いで駆動ライン１０８上に
パルスを送給することにより読取られる。ビットライン
１１２−１１４の端部に設けられたセンスアンプ即ち検
知増幅器１１０が、これら２つのビットライン上の電圧
間の差を検知し、且つ交差結合された増幅器１１８を使
用してその差を増幅しデータ出力信号を発生する。
【０００３】各読取り動作はセル１０２−１０４内に格
納されているデータを破壊するので、データ再生回路１
２０を使用して、そのデータをセル内に再度書込みを行
なう。より詳細には、読取り動作は、両方のセル１０２
−１０４を「０」状態とさせ、且つ対応するビットライ
ン１１２又は１１４上に高電圧（例えば、５Ｖ）信号を
印加し且つ駆動ライン１０８上に低電圧（例えば、０
Ｖ）を印加することにより、これらの２つのセルのうち
の一方に「１」状態を回復させる。
納されているデータを破壊するので、データ再生回路１
２０を使用して、そのデータをセル内に再度書込みを行
なう。より詳細には、読取り動作は、両方のセル１０２
−１０４を「０」状態とさせ、且つ対応するビットライ
ン１１２又は１１４上に高電圧（例えば、５Ｖ）信号を
印加し且つ駆動ライン１０８上に低電圧（例えば、０
Ｖ）を印加することにより、これらの２つのセルのうち
の一方に「１」状態を回復させる。
【０００４】該メモリ装置のその他の側面は、入力する
アドレス信号のうちの一部をワードライン選択信号へデ
コードするワードラインアドレスデコーダ１２２、及び
メモリ装置を動作するために必要とされる種々のクロッ
ク信号のタイミングを制御する制御回路１２４を有して
いる。
アドレス信号のうちの一部をワードライン選択信号へデ
コードするワードラインアドレスデコーダ１２２、及び
メモリ装置を動作するために必要とされる種々のクロッ
ク信号のタイミングを制御する制御回路１２４を有して
いる。
【０００５】図１に示した如く、各セル１０２は、強誘
電体コンデンサ１３０とＭＯＳアクセス制御トランジス
タ１３２とを有している。図２は、典型的な強誘電体コ
ンデンサに関連するヒステリシス曲線（分極と電界との
間の関係を示している）を図示している。当業者によっ
て理解される如く、このヒステリシス曲線は、「ソイヤ
−タワー（Ｓａｗｙｅｒ−Ｔｏｗｅｒ）」回路を使用し
て発生される。例示的な目的のために、セルが「０」状
態にある場合に、強誘電体コンデンサの分極状態は点１
４０に位置しており、且つ一方「１」状態にある場合に
は、その分極状態が図２における点１４２に位置してい
るものと定義する。
電体コンデンサ１３０とＭＯＳアクセス制御トランジス
タ１３２とを有している。図２は、典型的な強誘電体コ
ンデンサに関連するヒステリシス曲線（分極と電界との
間の関係を示している）を図示している。当業者によっ
て理解される如く、このヒステリシス曲線は、「ソイヤ
−タワー（Ｓａｗｙｅｒ−Ｔｏｗｅｒ）」回路を使用し
て発生される。例示的な目的のために、セルが「０」状
態にある場合に、強誘電体コンデンサの分極状態は点１
４０に位置しており、且つ一方「１」状態にある場合に
は、その分極状態が図２における点１４２に位置してい
るものと定義する。
【０００６】読取りパルスがセルの駆動ライン１０８上
に印加されると、そのセルが「１」状態にある場合に
は、その強誘電体コンデンサの分極は、ヒステリシス曲
線の右側を時計周りに上方へ、該パルスがそのピークに
ある場合のピーク１４４へ向かって移動し、且つ、その
パルスが終了すると、強誘電体コンデンサは点１４０へ
向かって移動する。そのセルが「０」状態にある場合に
は、読取りパルスが印加されると、該コンデンサの分極
状態は、ピーク１４４へ向かって移動し、次いでパルス
が終了した後に点１４０へ向かって移動する。セルの強
誘電体コンデンサの分極状態における変化は、ビットラ
インの寄生容量との容量分割により、セルのビットライ
ン上に電圧変化を発生させる。
に印加されると、そのセルが「１」状態にある場合に
は、その強誘電体コンデンサの分極は、ヒステリシス曲
線の右側を時計周りに上方へ、該パルスがそのピークに
ある場合のピーク１４４へ向かって移動し、且つ、その
パルスが終了すると、強誘電体コンデンサは点１４０へ
向かって移動する。そのセルが「０」状態にある場合に
は、読取りパルスが印加されると、該コンデンサの分極
状態は、ピーク１４４へ向かって移動し、次いでパルス
が終了した後に点１４０へ向かって移動する。セルの強
誘電体コンデンサの分極状態における変化は、ビットラ
インの寄生容量との容量分割により、セルのビットライ
ン上に電圧変化を発生させる。
【０００７】図３に示した如く、セルが「１」状態にあ
る場合には、読取りパルスは、ΔＰ１（即ち、位置１４
０と１４２との間の分極差）に比例した量だけ増加させ
るようにセルの出力電圧を発生させるべきである。セル
が「０」状態にある場合には、読取りパルスは、セルの
ビットライン電圧を全く変化させるべきではない。しか
しながら、強誘電体セルの実際の電圧特性は、図２に示
した「理想的な」ヒステリシス曲線とは異なっている。
強誘電体コンデンサが最初に点１４４から解放される
と、それは実際には経路１４６に従って点１４８へ移動
し、そこから、ある時間に亘って点１４０へ移動する。
その時間は、装置毎に異なり幾分予測不可能なものであ
るが、典型的には、１００ナノ秒と１ミリ秒との間の値
である。
る場合には、読取りパルスは、ΔＰ１（即ち、位置１４
０と１４２との間の分極差）に比例した量だけ増加させ
るようにセルの出力電圧を発生させるべきである。セル
が「０」状態にある場合には、読取りパルスは、セルの
ビットライン電圧を全く変化させるべきではない。しか
しながら、強誘電体セルの実際の電圧特性は、図２に示
した「理想的な」ヒステリシス曲線とは異なっている。
強誘電体コンデンサが最初に点１４４から解放される
と、それは実際には経路１４６に従って点１４８へ移動
し、そこから、ある時間に亘って点１４０へ移動する。
その時間は、装置毎に異なり幾分予測不可能なものであ
るが、典型的には、１００ナノ秒と１ミリ秒との間の値
である。
【０００８】この正味の結果としては、「０」状態にあ
る強誘電体セルが読取られる場合には、それは、そのセ
ルの出力が迅速に読取られる場合には（例えば、セルが
パルス動作される１０又は２０ナノ秒の時間以内）、Δ
Ｐ０（即ち、位置１４８と１４０との間の分極差）に比
例する正味の電圧出力を発生する。このことは、図１に
示した従来のメモリ装置に対し、２つのビットラインの
間の信号差が予定されたものよりも小さいものとなると
いう問題を提供する。しかしながら、２つのセル１０２
−１０４が同一の装置特性を有するものと信用できる場
合には、この問題は顕著なものではない。
る強誘電体セルが読取られる場合には、それは、そのセ
ルの出力が迅速に読取られる場合には（例えば、セルが
パルス動作される１０又は２０ナノ秒の時間以内）、Δ
Ｐ０（即ち、位置１４８と１４０との間の分極差）に比
例する正味の電圧出力を発生する。このことは、図１に
示した従来のメモリ装置に対し、２つのビットラインの
間の信号差が予定されたものよりも小さいものとなると
いう問題を提供する。しかしながら、２つのセル１０２
−１０４が同一の装置特性を有するものと信用できる場
合には、この問題は顕著なものではない。
【０００９】しかしながら、例え同一のモノリシック集
積回路上にセルが形成される場合であっても、強誘電体
セルの装置特性は著しく異なるものであることは周知で
ある。特に、セルのヒステリシス曲線の形状は時間と共
に変化し、且つセル内に格納されている時間に基づいて
幾分時間と共に変化する。従来の装置において使用され
る２つの相補的なセルは反対のデータを格納するので、
これら２つのセルは、異なった経時的変化を発生し、且
つそれらの装置特性は時間と共に益々異なったものとな
る。あるパーセントのセル対においては、一方のセルの
ΔＰ０に対応する電圧は他方のセルのΔＰ１（即ち、位
置１４８と１４２との間の分極差）に対応する電圧と等
しいか又は超えており、その際にセンスアンプをして格
納データを誤って読取らせることとなる。この問題は、
特に深刻である。なぜならば、それは、典型的に、例え
ば１年等のようなある期間の間そのメモリ装置を動作し
た後に表われるものであって、装置のテスト手順を使用
することによって回避することが困難なものだからであ
る。この問題は解決困難なものでもある。なぜならば、
それは、充分に高い発生率を有する統計的現象であり、
例えば、装置当たり数千個のビットを有する信頼性のあ
る高密度のメモリ装置を製造することを事実上不可能な
ものとしている（しかしながら、このようなセルを製造
するために使用される材料における将来の改良がこれら
の問題を緩和させる可能性はある）。要するに、例え
ば、図１に示したような従来の強誘電体メモリ装置は、
各ビットのデータを格納するために使用される２つのセ
ルが異なった経時的変化を行ない且つ異なったヒステリ
シス曲線を有しており、データの検知を信頼性のないも
のとする問題を有している。「０」状態にある１つのセ
ルによる電圧出力が、実際に、「１」状態にある別のセ
ルによる電圧出力を超える場合がある。更に、従来の装
置は、単一ビットのデータを格納するために２個のセル
を使用しており、そのことは空間効率が良いものではな
い。
積回路上にセルが形成される場合であっても、強誘電体
セルの装置特性は著しく異なるものであることは周知で
ある。特に、セルのヒステリシス曲線の形状は時間と共
に変化し、且つセル内に格納されている時間に基づいて
幾分時間と共に変化する。従来の装置において使用され
る２つの相補的なセルは反対のデータを格納するので、
これら２つのセルは、異なった経時的変化を発生し、且
つそれらの装置特性は時間と共に益々異なったものとな
る。あるパーセントのセル対においては、一方のセルの
ΔＰ０に対応する電圧は他方のセルのΔＰ１（即ち、位
置１４８と１４２との間の分極差）に対応する電圧と等
しいか又は超えており、その際にセンスアンプをして格
納データを誤って読取らせることとなる。この問題は、
特に深刻である。なぜならば、それは、典型的に、例え
ば１年等のようなある期間の間そのメモリ装置を動作し
た後に表われるものであって、装置のテスト手順を使用
することによって回避することが困難なものだからであ
る。この問題は解決困難なものでもある。なぜならば、
それは、充分に高い発生率を有する統計的現象であり、
例えば、装置当たり数千個のビットを有する信頼性のあ
る高密度のメモリ装置を製造することを事実上不可能な
ものとしている（しかしながら、このようなセルを製造
するために使用される材料における将来の改良がこれら
の問題を緩和させる可能性はある）。要するに、例え
ば、図１に示したような従来の強誘電体メモリ装置は、
各ビットのデータを格納するために使用される２つのセ
ルが異なった経時的変化を行ない且つ異なったヒステリ
シス曲線を有しており、データの検知を信頼性のないも
のとする問題を有している。「０」状態にある１つのセ
ルによる電圧出力が、実際に、「１」状態にある別のセ
ルによる電圧出力を超える場合がある。更に、従来の装
置は、単一ビットのデータを格納するために２個のセル
を使用しており、そのことは空間効率が良いものではな
い。
【００１０】
【課題を解決するための手段】本発明は、（１）各セル
のデータ状態を検知するために自己基準電圧比較構成を
有する単一セルを使用し、且つ（２）ΔＰ０減衰問題の
影響を最小とさせるためにセルの読取りのために使用さ
れる信号のタイミングを制御することにより、二重セル
強誘電体メモリ装置に関連する問題を解消している。更
に、２つのセルではなく各ビットのデータに対して単一
のセルを使用することにより、メモリ密度が２倍改善さ
れている。
のデータ状態を検知するために自己基準電圧比較構成を
有する単一セルを使用し、且つ（２）ΔＰ０減衰問題の
影響を最小とさせるためにセルの読取りのために使用さ
れる信号のタイミングを制御することにより、二重セル
強誘電体メモリ装置に関連する問題を解消している。更
に、２つのセルではなく各ビットのデータに対して単一
のセルを使用することにより、メモリ密度が２倍改善さ
れている。
【００１１】より詳細には、本発明に基づく強誘電体メ
モリ装置は、各セルを２度読取りを行ない、各々の場合
に発生される出力電圧を別々にサンプリングする。最初
の読取りは破壊的な読取りであるので、２番目の読取り
動作は、常に、そのセルをその「０」状態において読取
る。次いで、２つのサンプルされた出力が比較され、且
つ最初の読取りが少なくともスレッシュホールドの量
（例えば、ΔＰ０に対応する電圧を超えて）だけ２番目
のより読取りを超える場合には、「１」出力値が発生さ
れる。そうでない場合には、「０」が出力値である。
モリ装置は、各セルを２度読取りを行ない、各々の場合
に発生される出力電圧を別々にサンプリングする。最初
の読取りは破壊的な読取りであるので、２番目の読取り
動作は、常に、そのセルをその「０」状態において読取
る。次いで、２つのサンプルされた出力が比較され、且
つ最初の読取りが少なくともスレッシュホールドの量
（例えば、ΔＰ０に対応する電圧を超えて）だけ２番目
のより読取りを超える場合には、「１」出力値が発生さ
れる。そうでない場合には、「０」が出力値である。
【００１２】本発明の第二の側面は、メモリセルのスト
ローブ動作とその出力のサンプリング動作との間の時間
遅延が、そのセルが読取られる２番目の場合よりもその
セルが読取られる最初の場合を一層長いものとすること
である。このように、セルが「０」ビットを格納してい
る場合には、最初の読取りは、それが遅延されなかった
場合におけるよりもより小さな出力電圧を発生し、その
ことは、「０」ビット値が適切にセンス即ち検知される
ことを確保することに貢献する。セルが「１」ビットを
格納している場合には、ΔＰ１に対応するビットライン
電圧は２番目の読取りからの基準電圧を超えるものであ
り、従って「１」ビットの読取りは、このタイミング方
法によって悪影響を受けることはない。
ローブ動作とその出力のサンプリング動作との間の時間
遅延が、そのセルが読取られる２番目の場合よりもその
セルが読取られる最初の場合を一層長いものとすること
である。このように、セルが「０」ビットを格納してい
る場合には、最初の読取りは、それが遅延されなかった
場合におけるよりもより小さな出力電圧を発生し、その
ことは、「０」ビット値が適切にセンス即ち検知される
ことを確保することに貢献する。セルが「１」ビットを
格納している場合には、ΔＰ１に対応するビットライン
電圧は２番目の読取りからの基準電圧を超えるものであ
り、従って「１」ビットの読取りは、このタイミング方
法によって悪影響を受けることはない。
【００１３】更に、ΔＰ０に対応する電圧の可変性に基
づいて、従来のメモリ装置においては「１」ビットの読
取りは問題であるが、本発明の自己基準型構成を使用す
ることにより、「１」ビットの読取りは非常に信頼性が
ある。
づいて、従来のメモリ装置においては「１」ビットの読
取りは問題であるが、本発明の自己基準型構成を使用す
ることにより、「１」ビットの読取りは非常に信頼性が
ある。
【００１４】
【実施例】図４を参照すると、本発明に基づいて構成さ
れた強誘電体メモリ装置２００が示されている。このメ
モリ装置は、強誘電体メモリセル２０２からなるアレイ
を有しており、各セルは、基本的に、従来装置における
セル１０２と同一であるが、１ビットのデータを格納す
るために単に１個のセルが必要とされるに過ぎない点が
異なっている。ワードライン２０６をイネーブルさせる
ことによりメモリセル２０２がアクセスのために選択さ
れ、次いで、駆動ライン２０８上にパルス乃至はストロ
ーブ信号を送給することにより読取りが行なわれる。
れた強誘電体メモリ装置２００が示されている。このメ
モリ装置は、強誘電体メモリセル２０２からなるアレイ
を有しており、各セルは、基本的に、従来装置における
セル１０２と同一であるが、１ビットのデータを格納す
るために単に１個のセルが必要とされるに過ぎない点が
異なっている。ワードライン２０６をイネーブルさせる
ことによりメモリセル２０２がアクセスのために選択さ
れ、次いで、駆動ライン２０８上にパルス乃至はストロ
ーブ信号を送給することにより読取りが行なわれる。
【００１５】図４及び５を参照すると、各ビットライン
２１２の端部にセンスアンプ即ち検知増幅器２１０が設
けられている。センスアンプ２１０は、第一及び第二サ
ンプル・ホールド回路２２０及び２２２を有しており、
その各々は、それ自身の入力制御トランジスタ２２４，
２２６及びそれ自身の出力ゲート用トランジスタ２３０
及び２３２を有している。これら２つのサンプル・ホー
ルド回路２２０−２２２からの出力は、ゲート用トラン
ジスタ２３０−２３２によって、交差結合された差動増
幅器２３８の入力端へ結合され、該差動増幅器はデータ
出力信号を発生する。セルアクセス動作間においてビッ
トラインを接地させるための別のトランジスタ２２８も
設けられている。
２１２の端部にセンスアンプ即ち検知増幅器２１０が設
けられている。センスアンプ２１０は、第一及び第二サ
ンプル・ホールド回路２２０及び２２２を有しており、
その各々は、それ自身の入力制御トランジスタ２２４，
２２６及びそれ自身の出力ゲート用トランジスタ２３０
及び２３２を有している。これら２つのサンプル・ホー
ルド回路２２０−２２２からの出力は、ゲート用トラン
ジスタ２３０−２３２によって、交差結合された差動増
幅器２３８の入力端へ結合され、該差動増幅器はデータ
出力信号を発生する。セルアクセス動作間においてビッ
トラインを接地させるための別のトランジスタ２２８も
設けられている。
【００１６】図１の従来の強誘電体メモリ装置における
如く、セルからデータを読取りその際に破壊された後に
データを再びセル２０２内に書込むために使用されるデ
ータ再生回路２４０が設けられており、且つワードライ
ンアドレスデコーダ２４２は、入力されるアドレス信号
の一部をワードライン選択信号へデコードするために設
けられている。更に、制御回路２４４が設けられてお
り、それは、好適実施例のセンスアンプ２１０及びメモ
リアレイ２００を動作するために必要とされる、本明細
書においては、ＤＡＴＡ ＳＴＲＯＢＥ，Ｓ１，Ｓ２，
Ｓ３，ＴＸ ＣＬＫ，ＳＡ ＣＬＫ等の一連のタイム信
号を発生する。
如く、セルからデータを読取りその際に破壊された後に
データを再びセル２０２内に書込むために使用されるデ
ータ再生回路２４０が設けられており、且つワードライ
ンアドレスデコーダ２４２は、入力されるアドレス信号
の一部をワードライン選択信号へデコードするために設
けられている。更に、制御回路２４４が設けられてお
り、それは、好適実施例のセンスアンプ２１０及びメモ
リアレイ２００を動作するために必要とされる、本明細
書においては、ＤＡＴＡ ＳＴＲＯＢＥ，Ｓ１，Ｓ２，
Ｓ３，ＴＸ ＣＬＫ，ＳＡ ＣＬＫ等の一連のタイム信
号を発生する。
【００１７】図５，６及び８を参照すると、センスアン
プ２１０は、以下の如くにして、選択されたセル２０２
内に格納されているデータを検知する。最初に、アドレ
スデコーダ２４２が、ワードライン２０６のうちの１つ
の上にワードライン信号を発生し、その際に各ビットラ
イン２１２上において１つのメモリセルを選択する。正
向パルスである最初のＤＡＴＡ ＳＴＲＯＢＥが駆動ラ
イン２０８上に印加される。これにより、ビットライン
２１２上に電圧信号が与えられ、それは、選択されたメ
モリセル２０２内に格納されているデータを表わしてい
る。この電圧は、イネーブル信号Ｓ１によりサンプルさ
れ、該イネーブル信号はトランジスタ２２４を閉じ且つ
第一サンプル・ホールド回路２２０をしてビットライン
上の電圧をサンプルし且つ保持させる。次いで、Ｓ３が
印加されて、ビットライン２１２を既知の電圧（好適実
施例においては接地電位）へ復帰させ、その際に該セル
の最初のパルス動作からの電荷を取除く。
プ２１０は、以下の如くにして、選択されたセル２０２
内に格納されているデータを検知する。最初に、アドレ
スデコーダ２４２が、ワードライン２０６のうちの１つ
の上にワードライン信号を発生し、その際に各ビットラ
イン２１２上において１つのメモリセルを選択する。正
向パルスである最初のＤＡＴＡ ＳＴＲＯＢＥが駆動ラ
イン２０８上に印加される。これにより、ビットライン
２１２上に電圧信号が与えられ、それは、選択されたメ
モリセル２０２内に格納されているデータを表わしてい
る。この電圧は、イネーブル信号Ｓ１によりサンプルさ
れ、該イネーブル信号はトランジスタ２２４を閉じ且つ
第一サンプル・ホールド回路２２０をしてビットライン
上の電圧をサンプルし且つ保持させる。次いで、Ｓ３が
印加されて、ビットライン２１２を既知の電圧（好適実
施例においては接地電位）へ復帰させ、その際に該セル
の最初のパルス動作からの電荷を取除く。
【００１８】次いで、２番目のＤＡＴＡ ＳＴＲＯＢＥ
を駆動ライン２０８上に印加する。これにより、基準電
圧信号がビットライン２１２上に与えられ、それは、選
択されたメモリセル２０２に関連する電圧を表わしてい
る。この電圧は、イネーブル信号Ｓ２によってサンプル
され、該信号は、トランジスタ２２６を閉じ且つ第二サ
ンプル・ホールド回路２２２をしてビットライン上の電
圧をサンプルし且つ保持させる。
を駆動ライン２０８上に印加する。これにより、基準電
圧信号がビットライン２１２上に与えられ、それは、選
択されたメモリセル２０２に関連する電圧を表わしてい
る。この電圧は、イネーブル信号Ｓ２によってサンプル
され、該信号は、トランジスタ２２６を閉じ且つ第二サ
ンプル・ホールド回路２２２をしてビットライン上の電
圧をサンプルし且つ保持させる。
【００１９】これら２つの電圧信号がサンプル・ホール
ド回路２２０及び２２２内に格納された後に、ＴＸ Ｃ
ＬＫがイネーブルされて、これらの電圧値を差動増幅器
２３８へ通過させる。ＴＸ ＣＬＫがイネーブルされた
すぐ後に、センス増幅器クロックをＳＡ ＣＬＫがイネ
ーブルされ、それにより、該増幅器がライン２５０及び
２５２上の電圧差を増幅し、選択されたセル内に格納さ
れていたデータを表わす出力信号を発生する。次いで、
増幅器２３８がその作業を終了した後にＲＥＧＥＮ Ｃ
ＬＫがイネーブルされ、データ再生回路２４０をイネー
ブルして読取ったデータ値を選択したメモリセル内に再
度書込む。最後に、Ｓ３の２度目の印加が行なわれ、次
のメモリアクセスサイクルの準備としてビットライン２
１２を既知の電圧（好適実施例においては接地電位）へ
復帰させる。
ド回路２２０及び２２２内に格納された後に、ＴＸ Ｃ
ＬＫがイネーブルされて、これらの電圧値を差動増幅器
２３８へ通過させる。ＴＸ ＣＬＫがイネーブルされた
すぐ後に、センス増幅器クロックをＳＡ ＣＬＫがイネ
ーブルされ、それにより、該増幅器がライン２５０及び
２５２上の電圧差を増幅し、選択されたセル内に格納さ
れていたデータを表わす出力信号を発生する。次いで、
増幅器２３８がその作業を終了した後にＲＥＧＥＮ Ｃ
ＬＫがイネーブルされ、データ再生回路２４０をイネー
ブルして読取ったデータ値を選択したメモリセル内に再
度書込む。最後に、Ｓ３の２度目の印加が行なわれ、次
のメモリアクセスサイクルの準備としてビットライン２
１２を既知の電圧（好適実施例においては接地電位）へ
復帰させる。
【００２０】増幅器２３８は、より適切には、比較器と
して説明されるものであり、それは、ライン２５０上の
電圧（即ち、選択したメモリセルの最初のストローブ動
作により発生される電圧）がライン２５２上の電圧（即
ち、選択したメモリセルの２番目のストローブ動作によ
り発生される基準電圧）を少なくともスレッシュホール
ド値だけ超えている場合に、高電圧を発生する。より詳
細には、増幅器２３８は、「０」ビットを格納するセル
用のサンプル・ホールド回路２２０内に保持されている
電圧が誤って「１」ビットとして読取られることがない
ようにバイアスされている。当業者により理解される如
く、このようなバイアス即ち不均衡状態は、小さなバイ
アス用電圧、センスアンプの一側部における小型のコン
デンサ、又は増幅器の両側に異なった寸法のトランジス
タを使用することによる何れかによって発生させること
が可能である。この増幅器２３８の好適実施例を図７に
示してある。この回路における「バイアス用コンデン
サ」は、増幅器の基準側へ予め定めた量の電荷を付加
し、「０」が「１」として読取られることがないことを
確保するために所要のスレッシュホールドに近似させて
いる。
して説明されるものであり、それは、ライン２５０上の
電圧（即ち、選択したメモリセルの最初のストローブ動
作により発生される電圧）がライン２５２上の電圧（即
ち、選択したメモリセルの２番目のストローブ動作によ
り発生される基準電圧）を少なくともスレッシュホール
ド値だけ超えている場合に、高電圧を発生する。より詳
細には、増幅器２３８は、「０」ビットを格納するセル
用のサンプル・ホールド回路２２０内に保持されている
電圧が誤って「１」ビットとして読取られることがない
ようにバイアスされている。当業者により理解される如
く、このようなバイアス即ち不均衡状態は、小さなバイ
アス用電圧、センスアンプの一側部における小型のコン
デンサ、又は増幅器の両側に異なった寸法のトランジス
タを使用することによる何れかによって発生させること
が可能である。この増幅器２３８の好適実施例を図７に
示してある。この回路における「バイアス用コンデン
サ」は、増幅器の基準側へ予め定めた量の電荷を付加
し、「０」が「１」として読取られることがないことを
確保するために所要のスレッシュホールドに近似させて
いる。
【００２１】図２を参照すると、「０」ビットを格納す
るセルが最初に読取られる場合に、第一サンプル・ホー
ルド回路２２０内にかなり大きな電圧（ΔＰ０を表わ
す）が格納される場合があることを理解することが可能
である。メモリセルの２番目のストローブ動作は、典型
的に、セル内の強誘電体コンデンサの電圧がヒステリシ
ス曲線における点１４０へ復帰するかなり前に発生す
る。従って、強誘電体コンデンサがヒステリシス曲線に
おける位置１４８からどれ程迅速に復帰するかというこ
と及びセルをストローブし且つその出力をサンプルする
ために使用される種々の制御信号の相対的なタイミング
に依存して、セルの２番目のストローブ動作期間中に発
生される基準電圧（ΔＰ０に対応）は、セルの最初のス
トローブ動作期間中に発生される電圧よりも小さいもの
である場合がある。その結果、「０」ビットを読取る場
合に、これら２つの格納電圧の直接的でバイアスされて
いない電圧比較の場合には誤った動作を行なう蓋然性が
かなり強いものである。
るセルが最初に読取られる場合に、第一サンプル・ホー
ルド回路２２０内にかなり大きな電圧（ΔＰ０を表わ
す）が格納される場合があることを理解することが可能
である。メモリセルの２番目のストローブ動作は、典型
的に、セル内の強誘電体コンデンサの電圧がヒステリシ
ス曲線における点１４０へ復帰するかなり前に発生す
る。従って、強誘電体コンデンサがヒステリシス曲線に
おける位置１４８からどれ程迅速に復帰するかというこ
と及びセルをストローブし且つその出力をサンプルする
ために使用される種々の制御信号の相対的なタイミング
に依存して、セルの２番目のストローブ動作期間中に発
生される基準電圧（ΔＰ０に対応）は、セルの最初のス
トローブ動作期間中に発生される電圧よりも小さいもの
である場合がある。その結果、「０」ビットを読取る場
合に、これら２つの格納電圧の直接的でバイアスされて
いない電圧比較の場合には誤った動作を行なう蓋然性が
かなり強いものである。
【００２２】本発明は、このような問題を解決するため
に２つの技術を使用している。最初に、上述した如く、
増幅器２３８が「１」データ出力値を発生するように、
ビットラインの最初のサンプル動作からのライン２５０
上の電圧がライン２５２上の基準電圧よりも少なくとも
予め定めたマージンだけ超えるように増幅器２３８がバ
イアスされ即ち不均衡状態とされている。従って、
「０」ビットを格納するセル用のサンプル・ホールド回
路２２０内に保持されている電圧は、誤って「１」ビッ
トとして読取られることはない。
に２つの技術を使用している。最初に、上述した如く、
増幅器２３８が「１」データ出力値を発生するように、
ビットラインの最初のサンプル動作からのライン２５０
上の電圧がライン２５２上の基準電圧よりも少なくとも
予め定めたマージンだけ超えるように増幅器２３８がバ
イアスされ即ち不均衡状態とされている。従って、
「０」ビットを格納するセル用のサンプル・ホールド回
路２２０内に保持されている電圧は、誤って「１」ビッ
トとして読取られることはない。
【００２３】図６のタイミング線図を参照すると、
「０」ビットを保持するセルの誤った読取りの可能性を
更に減少させるために、好適実施例においては２番目の
技術が使用されている。特に、最初のデータストローブ
信号とビットラインの最初のサンプリングとの間の経過
時間ΔＴ１は、２番目のデータストローブ信号とビット
ラインの２番目のサンプル動作との間の経過時間ΔＴ２
よりもかなり長くされている。図２のヒステリシス曲線
を見ると、ΔＴ２と相対的にΔＴ１を長くすることによ
り、最初のサンプル及び保持に対する電圧（ΔＰ０を表
わしている）が減少され、且つ２番目のサンプル及び保
持に対する電圧（ΔＰ０基準）が増加されることを理解
することが可能である。メモリ装置のアクセス時間を可
及的に高速なものとするために、ΔＴ２は、典型的に
は、可及的に短いものとする。従って、ΔＴ１の選択
は、高速のアクセス時間とすることと「０」が「１」と
して読取られることがないことを確保することとの間の
妥協である。
「０」ビットを保持するセルの誤った読取りの可能性を
更に減少させるために、好適実施例においては２番目の
技術が使用されている。特に、最初のデータストローブ
信号とビットラインの最初のサンプリングとの間の経過
時間ΔＴ１は、２番目のデータストローブ信号とビット
ラインの２番目のサンプル動作との間の経過時間ΔＴ２
よりもかなり長くされている。図２のヒステリシス曲線
を見ると、ΔＴ２と相対的にΔＴ１を長くすることによ
り、最初のサンプル及び保持に対する電圧（ΔＰ０を表
わしている）が減少され、且つ２番目のサンプル及び保
持に対する電圧（ΔＰ０基準）が増加されることを理解
することが可能である。メモリ装置のアクセス時間を可
及的に高速なものとするために、ΔＴ２は、典型的に
は、可及的に短いものとする。従って、ΔＴ１の選択
は、高速のアクセス時間とすることと「０」が「１」と
して読取られることがないことを確保することとの間の
妥協である。
【００２４】ΔＴ３は、データストローブ間の時間遅延
を表わしている。ΔＴ２と比較してΔＴ３を長くするこ
とにより、基準電圧は増加され、そのことは、２つのサ
ンプルされた電圧をエラーを発生することがない態様で
容易に比較することを可能とする。しかしながら、殆ど
の具体例においては、ビットラインの最初のサンプリン
グが行なわれるとすぐに２番目のデータストローブが発
生され、ΔＴ３はΔＴ１よりも僅かに長いものとするこ
とが予測される。
を表わしている。ΔＴ２と比較してΔＴ３を長くするこ
とにより、基準電圧は増加され、そのことは、２つのサ
ンプルされた電圧をエラーを発生することがない態様で
容易に比較することを可能とする。しかしながら、殆ど
の具体例においては、ビットラインの最初のサンプリン
グが行なわれるとすぐに２番目のデータストローブが発
生され、ΔＴ３はΔＴ１よりも僅かに長いものとするこ
とが予測される。
【００２５】尚、ΔＴ１，ΔＴ２，ΔＴ３の相対的な値
を設定する好適な態様は、１０×ΔＴ２＞ΔＴ１＞２×
ΔＴ２（即ち、ΔＴ１が、好適には、ΔＴ２の２倍と１
０倍との間の長さである）とすることである。実際上、
特に高速アクセス時間に対する必要性から、ΔＴ１は、
大略、ΔＴ２の３倍と５倍の間の長さである。
を設定する好適な態様は、１０×ΔＴ２＞ΔＴ１＞２×
ΔＴ２（即ち、ΔＴ１が、好適には、ΔＴ２の２倍と１
０倍との間の長さである）とすることである。実際上、
特に高速アクセス時間に対する必要性から、ΔＴ１は、
大略、ΔＴ２の３倍と５倍の間の長さである。
【００２６】上述した好適実施例においては、各セル読
取りサイクルは、セルを２つの上方へ向かうパルス（図
６におけるデータストローブ信号を参照）でストローブ
することを必要とする。図９（Ａ）及び（Ｂ）を参照す
ると、別の実施例においては、強誘電体セルを、最初に
アップパルスでストローブし、次いでダウンパルスでス
トローブする。この別の実施例においては、上述したセ
ル及びその他の回路は不変であるが、以下に説明する如
くセンスアンプのみが多少変更されている。
取りサイクルは、セルを２つの上方へ向かうパルス（図
６におけるデータストローブ信号を参照）でストローブ
することを必要とする。図９（Ａ）及び（Ｂ）を参照す
ると、別の実施例においては、強誘電体セルを、最初に
アップパルスでストローブし、次いでダウンパルスでス
トローブする。この別の実施例においては、上述したセ
ル及びその他の回路は不変であるが、以下に説明する如
くセンスアンプのみが多少変更されている。
【００２７】読取られるセルが、「０」を格納している
場合には、２つのデータストローブパルスに対するセル
の反応は図９（Ａ）に示した如くである。最初のパルス
は、セル内の強誘電体コンデンサの分極を発生させて位
置Ａから位置Ｂへ移動させ、次いである時間に亘って位
置Ａへ向かって減衰する。これは、電圧（Ｃ）−電圧
（Ａ）に等しいビットライン上に小さな正の電圧を発生
する。
場合には、２つのデータストローブパルスに対するセル
の反応は図９（Ａ）に示した如くである。最初のパルス
は、セル内の強誘電体コンデンサの分極を発生させて位
置Ａから位置Ｂへ移動させ、次いである時間に亘って位
置Ａへ向かって減衰する。これは、電圧（Ｃ）−電圧
（Ａ）に等しいビットライン上に小さな正の電圧を発生
する。
【００２８】この電圧は、位置Ｃ（その正確な位置は最
初のパルスの後どれ程長い間待機するかに依存する）に
対応しており、図５のサンプル・ホールド回路２２０内
にサンプルされ且つ保持される。２番目のパルスは、セ
ル内の強誘電体コンデンサの分極を発生して、位置Ｃか
ら位置Ｄへ移動させ、ビットライン上に一層大きな負の
電圧（電圧（Ｄ）−電圧（Ｃ）に等しい）を発生し、そ
れはサンプル・ホールド回路２２２内に格納される。
初のパルスの後どれ程長い間待機するかに依存する）に
対応しており、図５のサンプル・ホールド回路２２０内
にサンプルされ且つ保持される。２番目のパルスは、セ
ル内の強誘電体コンデンサの分極を発生して、位置Ｃか
ら位置Ｄへ移動させ、ビットライン上に一層大きな負の
電圧（電圧（Ｄ）−電圧（Ｃ）に等しい）を発生し、そ
れはサンプル・ホールド回路２２２内に格納される。
【００２９】読取られるセルが「１」を格納している場
合には、２つのデータストローブパルスに対するセルの
反応は図９（Ｂ）に示してある。最初のパルスは、セル
内の強誘電体コンデンサの分極を発生して、位置Ａ′か
ら位置Ｂ′へ移動させ、次いで位置Ｃ′へ減衰させる。
これにより、ビットライン上に電圧（Ｃ′）−電圧
（Ａ′）の正電圧を発生し、それは図５のサンプル・ホ
ールド回路２２０内にサンプルされ且つ保持される。こ
の２番目のパルスはセル内の強誘電体コンデンサの分極
を発生し、位置Ｃ′から位置Ｄ′へ移動させ、ビットラ
イン上に負電圧（電圧（Ｄ′）−電圧（Ｃ′）に等し
い）を発生し、それはサンプル・ホールド回路２２２内
に格納される。
合には、２つのデータストローブパルスに対するセルの
反応は図９（Ｂ）に示してある。最初のパルスは、セル
内の強誘電体コンデンサの分極を発生して、位置Ａ′か
ら位置Ｂ′へ移動させ、次いで位置Ｃ′へ減衰させる。
これにより、ビットライン上に電圧（Ｃ′）−電圧
（Ａ′）の正電圧を発生し、それは図５のサンプル・ホ
ールド回路２２０内にサンプルされ且つ保持される。こ
の２番目のパルスはセル内の強誘電体コンデンサの分極
を発生し、位置Ｃ′から位置Ｄ′へ移動させ、ビットラ
イン上に負電圧（電圧（Ｄ′）−電圧（Ｃ′）に等し
い）を発生し、それはサンプル・ホールド回路２２２内
に格納される。
【００３０】この別の実施例においては、比較器２３８
が、最初に、サンプル・ホールド回路２２０及び２２２
内に格納されている２つの電圧信号を加算し、次いでそ
の結果得られる電圧を小さな負の基準電圧と比較する。
結合したサンプル・ホールド信号が基準電圧よりも一層
負の電圧を発生する場合には、そのセルは「０」ビット
として読取られ、そうでない場合には、そのセルは
「１」ビットとして読取られる。注意すべきことである
が、比較器２３８は、第一サンプル・ホールド回路２２
０の内容を第二サンプル・ホールド回路２２２の内容と
比較するものであるが、この実施例においては、その比
較形態は以下の如くである。即ち、「第一サンプル・ホ
ールド回路２２０内の電圧の大きさは、第二サンプル・
ホールド回路２２２内の電圧の大きさよりも著しく小さ
いものであるか（即ち、それは、少なくとも予め定めた
スレッシュホールドの量だけ小さいか）？」というもの
である。そうであれば、そのセルは、「０」を格納して
おり、そうでない場合には、そのセルは「１」を格納し
ている。
が、最初に、サンプル・ホールド回路２２０及び２２２
内に格納されている２つの電圧信号を加算し、次いでそ
の結果得られる電圧を小さな負の基準電圧と比較する。
結合したサンプル・ホールド信号が基準電圧よりも一層
負の電圧を発生する場合には、そのセルは「０」ビット
として読取られ、そうでない場合には、そのセルは
「１」ビットとして読取られる。注意すべきことである
が、比較器２３８は、第一サンプル・ホールド回路２２
０の内容を第二サンプル・ホールド回路２２２の内容と
比較するものであるが、この実施例においては、その比
較形態は以下の如くである。即ち、「第一サンプル・ホ
ールド回路２２０内の電圧の大きさは、第二サンプル・
ホールド回路２２２内の電圧の大きさよりも著しく小さ
いものであるか（即ち、それは、少なくとも予め定めた
スレッシュホールドの量だけ小さいか）？」というもの
である。そうであれば、そのセルは、「０」を格納して
おり、そうでない場合には、そのセルは「１」を格納し
ている。
【００３１】この別の実施例は、そのセルが「０」又は
「１」の何れの値を格納しているかということに拘ら
ず、各及び全ての読取りサイクルがヒステリシスループ
全体の周りを移行し、従ってメモリセルの一層一様な取
扱いとなるという利点を有している。更に、上述した時
間遅延ΔＴ１，ΔＴ２，ΔＴ３をより短くすることが可
能である。なぜならば、この別の実施例を使用した場合
には、「０」と「１」の間を区別するのがより簡単だか
らである。
「１」の何れの値を格納しているかということに拘ら
ず、各及び全ての読取りサイクルがヒステリシスループ
全体の周りを移行し、従ってメモリセルの一層一様な取
扱いとなるという利点を有している。更に、上述した時
間遅延ΔＴ１，ΔＴ２，ΔＴ３をより短くすることが可
能である。なぜならば、この別の実施例を使用した場合
には、「０」と「１」の間を区別するのがより簡単だか
らである。
【００３２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに、種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに、種々の変形が可能であることは勿論であ
る。
【図１】 センスアンプを有する強誘電体メモリセルか
らなる従来のアレイを示したブロック図。
らなる従来のアレイを示したブロック図。
【図２】 強誘電体メモリセルに対するヒステリシスル
ープ特性を示したグラフ図。
ープ特性を示したグラフ図。
【図３】 実際の強誘電体メモリセルを読取る場合に発
生される出力電圧と理想的な強誘電体メモリセルを読取
る場合に発生される出力電圧とを比較した説明図。
生される出力電圧と理想的な強誘電体メモリセルを読取
る場合に発生される出力電圧とを比較した説明図。
【図４】 本発明の一実施例に基づいて構成されたセン
スアンプを有する強誘電体メモリセルからなるアレイを
示したブロック図。
スアンプを有する強誘電体メモリセルからなるアレイを
示したブロック図。
【図５】 本発明に基づくセンスアンプを示したブロッ
ク図。
ク図。
【図６】 図５に示したセンスアンプの使用に関連した
タイミング線図。
タイミング線図。
【図７】 図５のセンスアンプにおいて使用可能な増幅
器の好適実施例を示した概略図。
器の好適実施例を示した概略図。
【図８】 本発明の方法の好適実施例を示したフローチ
ャート図。
ャート図。
【図９】 （Ａ）及び（Ｂ）は本発明の別の実施例に関
連するヒステリシスループを示した各グラフ図。
連するヒステリシスループを示した各グラフ図。
２００ 強誘電体メモリ装置 ２０２ メモリセル ２０６ ワードライン ２０８ 駆動ライン ２１０ センスアンプ ２１２ ビットライン ２２０，２２２ 第一及び第二サンプル・ホールド回路 ２２４，２２６ 入力制御トランジスタ ２３０，２３２ 出力ゲート用トランジスタ ２３８ 交差結合型差動増幅器 ２４０ データ再生回路 ２４２ ワードラインアドレスデコーダ ２４４ 制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ノーマン イー． アプト アメリカ合衆国， カリフォルニア 94010， バーリンガム， カプチーノ アベニュー 1008 (56)参考文献 特開 昭63−201998（ＪＰ，Ａ) 特開 平３−5996（ＪＰ，Ａ) 特開 平４−285788（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/22 G11C 11/401 - 11/4099
Claims (11)
- 【請求項１】 強誘電体ランダムアクセスメモリにおい
て、少なくとも１列の強誘電体メモリセルが設けられて
おり、各列のメモリセルは個別的なビットラインへ結合
されており、各メモリセルは前記列内の唯１つのメモリ
セルが１度に前記ビットラインへ結合されるようにアク
セス制御トランジスタにより前記対応するビットライン
へ選択的に結合され、前記メモリセルからなるアレイへ
結合されており最初に前記少なくとも１列のメモリセル
内の選択したメモリセルをストローブし次いで２度目に
前記同一の選択したメモリセルをストローブする前の予
め定めた期間の間待機する制御手段が設けられており、
前記選択したメモリセルの前記各ストローブ動作により
前記選択したメモリセルへ結合されているビットライン
上に電圧信号を発生し、前記ビットライン及び制御手段
へ結合してセンスアンプが設けられており、前記センス
アンプは、前記選択したメモリセルの前記最初のストロ
ーブ動作から得られる前記ビットライン上のデータ電圧
レベルをサンプルし且つ保持する第一サンプル・ホール
ド回路と、前記選択したメモリセルの前記２番目のスト
ローブ動作から得られる前記ビットライン上の基準電圧
レベルをサンプルし且つホールドする第二サンプル・ホ
ールド回路と、前記第一サンプル・ホールド回路内に格
納された前記データ電圧レベルと前記第二サンプル・ホ
ールド回路内に格納された前記基準電圧レベルとを比較
し且つその比較に基づいて出力ビット値を発生する差動
増幅器とを有することを特徴とする、強誘電体ランダム
アクセスメモリ。 - 【請求項２】 請求項１において、前記差動増幅器は、
前記第一サンプル・ホールド回路内に保持されているデ
ータ電圧レベルが前記第二サンプル・ホールド回路内に
保持されている基準電圧レベルを少なくとも予め定めた
スレッシュホールドだけ超えている場合には、第一ビッ
ト値を出力し、且つ、そうでない場合には、前記第一ビ
ット値の反転したものである第二ビット値を出力するこ
とを特徴とする強誘電体ランダムアクセスメモリ。 - 【請求項３】 請求項１において、前記第一サンプル・
ホールド回路は、前記選択したメモリセルの前記最初の
ストローブ動作の後予め定めた第一時間において前記ビ
ットライン上の前記データ電圧レベルをサンプルし、前
記第二サンプル・ホールド回路は、前記選択したメモリ
セルの前記２番目のストローブ動作の後予め定めた第二
時間において前記ビットライン上の前記基準電圧レベル
をサンプルし、前記第一時間は少なくとも前記第二時間
よりも２倍の長さであり、前記予め定めた時間は、前記
基準電圧レベルに対して前記データ電圧レベルを減少さ
せるように選択されていることを特徴とする強誘電体ラ
ンダムアクセスメモリ。 - 【請求項４】 請求項１において、前記メモリが、前記
選択したメモリセルの各ストローブ動作の前に、前記ビ
ットラインを予め定めた電圧へ設定する手段を有してい
ることを特徴とする強誘電体ランダムアクセスメモリ。 - 【請求項５】 強誘電体ランダムアクセスメモリにおい
て、行及び列の形態に配列された強誘電体メモリセルか
らなるアレイが設けられており、各列のメモリセルは個
別的なビットラインへ結合されており、各メモリセルは
前記列内のうちの唯１つのメモリセルが１度に前記ビッ
トラインへ結合されるようにアクセス制御トランジスタ
により前記対応するビットラインへ選択的に結合され、
前記ビットラインのうちの１つへ結合された少なくとも
１個のセンスアンプが設けられており、前記センスアン
プは、前記ビットライン上の電圧レベルをサンプルし且
つ保持するための第一及び第二サンプル・ホールド手段
を有しており、且つ、前記第一サンプル・ホールド手段
内に保持されている電圧レベルが前記第二サンプル・ホ
ールド手段内に保持されている電圧レベルよりも、少な
くとも予め定めたスレッシュホールドだけ超えている場
合には、第一ビット値を出力し、且つ、そうでない場合
には、前記第一ビット値の反転である第二ビット値を出
力する差動増幅器を有しており、且つ前記メモリセルの
アレイ及び前記少なくとも１個のセンスアンプへ結合さ
れており最初に選択したメモリセルをストローブし、前
記選択されたメモリセルへ結合されているビットライン
上にその結果得られるデータ電圧レベルを前記センスア
ンプの前記第一サンプル・ホールド手段内に格納し、次
いで前記選択したメモリセルの２番目のストローブを行
ない、その結果前記選択したメモリセルへ結合されてい
るビットライン上に得られる基準電圧レベルを前記セン
スアンプの前記第二サンプル・ホールド手段内に格納
し、次いで出力ビット値を発生させるように前記差動増
幅器をイネーブルさせる制御手段が設けられていること
を特徴とする強誘電体ランダムアクセスメモリ。 - 【請求項６】 請求項５において、前記第一サンプル・
ホールド手段が、前記選択したメモリセルの前記最初の
ストローブ動作の後予め定めた第一時間において前記ビ
ットライン上の前記データ電圧レベルをサンプルし、前
記第二サンプル・ホールド手段が前記選択したメモリセ
ルの前記２番目のストローブ動作の後予め定めた第二時
間において前記ビットライン上の前記基準電圧レベルを
サンプルし、前記予め定めた第一時間が前記予め定めた
第二時間の少なくとも２倍の長さであり、前記予め定め
た時間は、前記基準電圧レベルに対して前記データ電圧
レベルを減少させるように選択されていることを特徴と
する強誘電体ランダムアクセスメモリ。 - 【請求項７】 請求項５において、前記メモリは、前記
選択したメモリセルの各ストローブ動作の前に、前記ビ
ットラインを予め定めた電圧へ設定する手段を有してい
ることを特徴とする強誘電体ランダムアクセスメモリ。 - 【請求項８】 強誘電体ランダムアクセスメモリの動作
方法において、前記メモリは、列の形態に配列された強
誘電体メモリセルからなるアレイを有しており、各列の
メモリセルは個別的なビットラインへ結合されており、
各メモリセルは１度に前記列内の唯１つのメモリセルが
前記ビットラインへ結合されるようにアクセス制御トラ
ンジスタにより前記対応するビットラインへ選択的に結
合されるものであり、本方法が、前記メモリセルのアク
セス制御トランジスタをイネーブルさせ且つその際に前
記選択したメモリセルをビットラインへ結合させること
によって前記メモリセルからなる列のうちの少なくとも
１つにおける１個のメモリセルを選択し、前記選択した
メモリセル内に格納されているデータを表わすデータ電
圧レベルを前記ビットライン上に発生させるように前記
選択したメモリセルをストローブし、前記ビットライン
上の前記電圧レベルを第一サンプル・ホールド回路内に
サンプルすると共に保持し、前記選択したメモリセルの
装置特性を表わす基準電圧レベルを前記ビットライン上
に発生させるように前記選択したメモリセルの２度目の
ストローブを行ない、前記ビットライン上の前記基準電
圧レベルを第二サンプル・ホールド回路内にサンプルす
ると共に保持し、前記第一サンプル・ホールド回路内に
格納された前記データ電圧レベルを前記第二サンプル・
ホールド回路内に格納した前記基準電圧レベルと比較し
且つその比較に基づいて出力ビット値を発生する、上記
各ステップを有することを特徴とする方法。 - 【請求項９】 請求項８において、前記比較及び発生ス
テップが、前記第一サンプル・ホールド回路内に保持さ
れている前記データ電圧レベルが前記第二サンプル・ホ
ールド回路内に保持されている基準電圧レベルよりも少
なくとも予め定めたスレッシュホールドだけ超えている
場合には、第一ビット値を発生し、且つ、そうでない場
合には、前記第一ビット値の反転である第二ビット値を
発生することを特徴とする方法。 - 【請求項１０】 請求項８において、前記第一サンプル
ステップが前記第一ストローブステップの後予め定めた
第一時間において実施され、前記第二サンプルステップ
が前記２番目のストローブステップの後予め定めた第二
時間において実施され、前記予め定めた第一時間が前記
予め定めた第二時間の少なくとも２倍の長さであり、前
記予め定めた時間が、前記基準電圧レベルに対して前記
データ電圧レベルを減少させるように選択されているこ
とを特徴とする方法。 - 【請求項１１】 請求項８において、更に、前記各スト
ローブステップの前に前記ビットラインを予め定めた電
圧へ設定するステップを有することを特徴とする方法。
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