JP3156765B2 - 半導体装置、および半導体装置の製造方法 - Google Patents
半導体装置、および半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 104
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000010410 layer Substances 0.000 claims description 116
- 229910052751 metal Inorganic materials 0.000 claims description 71
- 239000002184 metal Substances 0.000 claims description 71
- 239000011229 interlayer Substances 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 43
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 16
- 238000004528 spin coating Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000004299 exfoliation Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003779 heat-resistant material Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Layout of the interconnection structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、例えばダイナミッ
クＲＡＭなどの半導体装置の構造および製造方法に関す
る。
クＲＡＭなどの半導体装置の構造および製造方法に関す
る。
【０００２】
【従来の技術】図５および図６は従来の半導体装置の製
造プロセスを説明する図で、（ａ）〜（ｈ）は各工程の
概略断面図である。ここでは、便宜上、図５，６に分け
て工程図を示しているが、各工程図は一連の工程手順を
示すものである。
造プロセスを説明する図で、（ａ）〜（ｈ）は各工程の
概略断面図である。ここでは、便宜上、図５，６に分け
て工程図を示しているが、各工程図は一連の工程手順を
示すものである。
【０００３】まず、図５（ａ）に示すように、基板１表
面のチップ領域にフィールド酸化膜２を選択酸化（ＬＯ
ＣＯＳ）により形成する。図中、スクライブ線領域１２
はダイシングに必要なカッティング領域である。
面のチップ領域にフィールド酸化膜２を選択酸化（ＬＯ
ＣＯＳ）により形成する。図中、スクライブ線領域１２
はダイシングに必要なカッティング領域である。
【０００４】フィールド酸化膜２が形成されると、続い
て、図５（ｂ）〜（ｄ）に示すように、例えばＣＶＤ法
により、フィールド酸化膜２が形成された基板１全面を
覆うように、層間絶縁膜３〜５を順次形成する。ここで
は省略したが、各層間絶縁膜間には配線層や素子膜が形
成される。その後、図５（ｅ）に示すように、全面にレ
ジストを塗布し、露光、現像することによりレジストパ
ターン６を形成し、このレジストパターン６をマスクと
して各層間絶縁膜３〜５をエッチングし、開口部７を形
成する。
て、図５（ｂ）〜（ｄ）に示すように、例えばＣＶＤ法
により、フィールド酸化膜２が形成された基板１全面を
覆うように、層間絶縁膜３〜５を順次形成する。ここで
は省略したが、各層間絶縁膜間には配線層や素子膜が形
成される。その後、図５（ｅ）に示すように、全面にレ
ジストを塗布し、露光、現像することによりレジストパ
ターン６を形成し、このレジストパターン６をマスクと
して各層間絶縁膜３〜５をエッチングし、開口部７を形
成する。
【０００５】開口部７が形成され、レジストパターン６
が除去されると、続いて、図６（ｆ）に示すように、例
えばスパッタ法により全面にＡｌを堆積し、これをＲＩ
Ｅにより選択的にエッチングして各絶縁膜３〜５の端部
の剥がれ防止のためのメタル配線層８を形成する。その
後、図６（ｇ）に示すように、例えばＣＶＤ法により、
全面を覆うように絶縁膜９を形成する。
が除去されると、続いて、図６（ｆ）に示すように、例
えばスパッタ法により全面にＡｌを堆積し、これをＲＩ
Ｅにより選択的にエッチングして各絶縁膜３〜５の端部
の剥がれ防止のためのメタル配線層８を形成する。その
後、図６（ｇ）に示すように、例えばＣＶＤ法により、
全面を覆うように絶縁膜９を形成する。
【０００６】絶縁膜９が形成されると、続いて、図６
（ｈ）に示すように、回転塗布法により全面にＳＯＧ
（SPIN on GLASS）膜１０を形成する。図中、矢印Ｚ
は回転塗布によって、例えば二酸化ケイ素を塗布してＳ
ＯＧ膜を形成する際の、二酸化ケイ素の流れを示す（以
下、このような二酸化ケイ素の流れをＳＯＧの流れとい
う）。その後、ＳＯＧ膜と酸化膜との選択比を利用し
て、ドライエッチバック処理により表面平坦化を行う。
（ｈ）に示すように、回転塗布法により全面にＳＯＧ
（SPIN on GLASS）膜１０を形成する。図中、矢印Ｚ
は回転塗布によって、例えば二酸化ケイ素を塗布してＳ
ＯＧ膜を形成する際の、二酸化ケイ素の流れを示す（以
下、このような二酸化ケイ素の流れをＳＯＧの流れとい
う）。その後、ＳＯＧ膜と酸化膜との選択比を利用し
て、ドライエッチバック処理により表面平坦化を行う。
【０００７】
【発明が解決しようとする課題】近年、ダイナミックＲ
ＡＭなどの半導体装置では、高集積化に伴って、デバイ
ス領域として使用されていなかったチップ領域の周辺部
にもデバイスが設けられるようになり、スルーホールが
形成されるようになった。そのため、前述した従来の製
造方法では、以下のような問題が生じるようになった。
ＡＭなどの半導体装置では、高集積化に伴って、デバイ
ス領域として使用されていなかったチップ領域の周辺部
にもデバイスが設けられるようになり、スルーホールが
形成されるようになった。そのため、前述した従来の製
造方法では、以下のような問題が生じるようになった。
【０００８】従来の製造方法においては、チップ領域の
全周にわたって、層間絶縁膜の端部を覆うようにメタル
配線層を形成した後、回転塗布によりＳＯＧ膜が形成さ
れる。この場合、メタル配線層が形成さた部分はまわり
より高くなっているため、この段差によってＳＯＧの流
れがせき止められることとなる。そのため、図７に示す
ように、メタル配線層のコーナ部付近にＳＯＧが厚く溜
って（例えば二酸化ケイ素を塗布してＳＯＧ膜を形成す
る際に二酸化ケイ素が厚く溜まることをいう）しまい、
ＳＯＧ溜り１００が生じる。このようにＳＯＧ溜り１０
０が生じると、表面平坦化の際に、ＳＯＧ溜り１００が
エッチバックしきれずに残り、平坦化が損なわれること
になる。また、ＳＯＧ溜り１００がエッチバックしきれ
ずに残ってしまうと、その部分の直下にある配線層との
コンタクトをとるためのコンタクトホール（スルーホー
ル）を形成する場合に、スルーホールが開口しなくなる
という問題も生じる。
全周にわたって、層間絶縁膜の端部を覆うようにメタル
配線層を形成した後、回転塗布によりＳＯＧ膜が形成さ
れる。この場合、メタル配線層が形成さた部分はまわり
より高くなっているため、この段差によってＳＯＧの流
れがせき止められることとなる。そのため、図７に示す
ように、メタル配線層のコーナ部付近にＳＯＧが厚く溜
って（例えば二酸化ケイ素を塗布してＳＯＧ膜を形成す
る際に二酸化ケイ素が厚く溜まることをいう）しまい、
ＳＯＧ溜り１００が生じる。このようにＳＯＧ溜り１０
０が生じると、表面平坦化の際に、ＳＯＧ溜り１００が
エッチバックしきれずに残り、平坦化が損なわれること
になる。また、ＳＯＧ溜り１００がエッチバックしきれ
ずに残ってしまうと、その部分の直下にある配線層との
コンタクトをとるためのコンタクトホール（スルーホー
ル）を形成する場合に、スルーホールが開口しなくなる
という問題も生じる。
【０００９】本発明の目的は、メタル配線層のコーナ部
付近にＳＯＧが厚く溜ることを防止できる、半導体装
置、および半導体装置の製造方法を提供することにあ
る。
付近にＳＯＧが厚く溜ることを防止できる、半導体装
置、および半導体装置の製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の半導体装置の製造方法は、半導体基
板上に半導体素子形成領域とスクライブ線領域が形成さ
れ、前記半導体素子形成領域の全周にわたって、１層以
上の層間絶縁膜の端部を覆うようにメタル配線層を形成
した後、前記半導体基板全面に絶縁膜を回転塗布により
形成する半導体装置の製造方法において、前記メタル配
線層を形成する際に、メタル配線層のコーナを除くコー
ナ近傍に少なくとも１つの切込みをエッチングにより形
成することを特徴とする。
め、本発明の第１の半導体装置の製造方法は、半導体基
板上に半導体素子形成領域とスクライブ線領域が形成さ
れ、前記半導体素子形成領域の全周にわたって、１層以
上の層間絶縁膜の端部を覆うようにメタル配線層を形成
した後、前記半導体基板全面に絶縁膜を回転塗布により
形成する半導体装置の製造方法において、前記メタル配
線層を形成する際に、メタル配線層のコーナを除くコー
ナ近傍に少なくとも１つの切込みをエッチングにより形
成することを特徴とする。
【００１１】本発明の第２の半導体装置の製造方法は、
半導体基板上の半導体素子形成領域に素子分離のための
フィールド酸化膜を形成する工程と、前記フィールド酸
化膜の、前記半導体素子形成領域を囲むスクライブ線領
域に隣接する領域をエッチングして除去する工程と、前
記エッチング工程の後に、前記半導体基板全面に１層以
上の層間絶縁膜を形成する工程と、前記層間絶縁膜の、
前記半導体素子形成領域および前記スクライブ線領域の
前記半導体素子形成領域に接する一部の領域以外を、前
記半導体基板面が露出するまでエッチングする工程と、
前記フィールド酸化膜をエッチングした領域から前記ス
クライブ線領域の一部にわたる領域において、前記層間
絶縁膜の端部を覆うようにメタル配線層を形成する工程
と、前記メタル配線層を形成した後に、全面に絶縁膜を
回転塗布により形成する工程と、を含むことを特徴とす
る。
半導体基板上の半導体素子形成領域に素子分離のための
フィールド酸化膜を形成する工程と、前記フィールド酸
化膜の、前記半導体素子形成領域を囲むスクライブ線領
域に隣接する領域をエッチングして除去する工程と、前
記エッチング工程の後に、前記半導体基板全面に１層以
上の層間絶縁膜を形成する工程と、前記層間絶縁膜の、
前記半導体素子形成領域および前記スクライブ線領域の
前記半導体素子形成領域に接する一部の領域以外を、前
記半導体基板面が露出するまでエッチングする工程と、
前記フィールド酸化膜をエッチングした領域から前記ス
クライブ線領域の一部にわたる領域において、前記層間
絶縁膜の端部を覆うようにメタル配線層を形成する工程
と、前記メタル配線層を形成した後に、全面に絶縁膜を
回転塗布により形成する工程と、を含むことを特徴とす
る。
【００１２】本発明の第３の半導体装置の製造方法は、
半導体基板表面の半導体素子形成領域に素子分離のため
のフィールド酸化膜を形成する工程と、前記フィールド
酸化膜を形成した後に、半導体基板全面に第１の層間絶
縁膜を形成する工程と、前記第１の層間絶縁膜およびフ
ィールド酸化膜の、前記半導体素子形成領域を囲むスク
ライブ線領域から半導体素子形成領域の一部にわたる領
域をエッチングして除去する工程と、前記フィールド酸
化膜をエッチングした領域において、前記第１の層間絶
縁膜の端部を覆うように導電層を形成する工程と、前記
導電層を形成した後に、半導体基板全面に第２の層間絶
縁膜を形成する工程と、前記第２の層間絶縁膜の、前記
半導体素子形成領域および前記スクライブ線領域の前記
半導体素子形成領域に接する一部の領域以外を、前記半
導体基板面が露出するまでエッチングする工程と、前記
フィールド酸化膜をエッチングした領域から前記スクラ
イブ線領域の一部にわたる領域において、前記第２の層
間絶縁膜の端部を覆うようにメタル配線層を形成する工
程と、前記メタル配線層を形成した後に、半導体基板全
面に絶縁膜を回転塗布により形成する工程と、を含むこ
とを特徴とする。この場合、前記導電層としてシリサイ
ド層を形成するようにしてもよい。
半導体基板表面の半導体素子形成領域に素子分離のため
のフィールド酸化膜を形成する工程と、前記フィールド
酸化膜を形成した後に、半導体基板全面に第１の層間絶
縁膜を形成する工程と、前記第１の層間絶縁膜およびフ
ィールド酸化膜の、前記半導体素子形成領域を囲むスク
ライブ線領域から半導体素子形成領域の一部にわたる領
域をエッチングして除去する工程と、前記フィールド酸
化膜をエッチングした領域において、前記第１の層間絶
縁膜の端部を覆うように導電層を形成する工程と、前記
導電層を形成した後に、半導体基板全面に第２の層間絶
縁膜を形成する工程と、前記第２の層間絶縁膜の、前記
半導体素子形成領域および前記スクライブ線領域の前記
半導体素子形成領域に接する一部の領域以外を、前記半
導体基板面が露出するまでエッチングする工程と、前記
フィールド酸化膜をエッチングした領域から前記スクラ
イブ線領域の一部にわたる領域において、前記第２の層
間絶縁膜の端部を覆うようにメタル配線層を形成する工
程と、前記メタル配線層を形成した後に、半導体基板全
面に絶縁膜を回転塗布により形成する工程と、を含むこ
とを特徴とする。この場合、前記導電層としてシリサイ
ド層を形成するようにしてもよい。
【００１３】本発明の第１の半導体装置は、半導体基板
上に半導体素子形成領域とスクライブ線領域が形成さ
れ、前記半導体素子形成領域の全周にわたって、層間絶
縁膜の端部を覆うようにメタル配線層が形成される半導
体装置において、前記メタル配線層のコーナを除くコー
ナ近傍に少なくとも１つの切込みが形成されたことを特
徴とする。
上に半導体素子形成領域とスクライブ線領域が形成さ
れ、前記半導体素子形成領域の全周にわたって、層間絶
縁膜の端部を覆うようにメタル配線層が形成される半導
体装置において、前記メタル配線層のコーナを除くコー
ナ近傍に少なくとも１つの切込みが形成されたことを特
徴とする。
【００１４】本発明の第２の半導体装置は、半導体基板
上に半導体素子形成領域とスクライブ線領域が形成さ
れ、前記半導体素子形成領域の全周にわたって、層間絶
縁膜の端部を覆うようにメタル配線層が形成される半導
体装置において、半導体基板表面の、前記層間絶縁膜の
端部が前記メタル配線層で覆われた部分の全周にわたっ
てまたは一部に凹部が形成されたことを特徴とする。こ
の場合、前記凹部は、半導体基板表面の前記半導体素子
形成領域に形成された素子分離のためのフィールド酸化
膜の一部を除去した部分より構成されてもよい。
上に半導体素子形成領域とスクライブ線領域が形成さ
れ、前記半導体素子形成領域の全周にわたって、層間絶
縁膜の端部を覆うようにメタル配線層が形成される半導
体装置において、半導体基板表面の、前記層間絶縁膜の
端部が前記メタル配線層で覆われた部分の全周にわたっ
てまたは一部に凹部が形成されたことを特徴とする。こ
の場合、前記凹部は、半導体基板表面の前記半導体素子
形成領域に形成された素子分離のためのフィールド酸化
膜の一部を除去した部分より構成されてもよい。
【００１５】また、上記の装置において、複数の層間絶
縁膜のうちの下層側に位置する層間絶縁膜の端部を覆う
ように形成された導電層と、前記導電層を覆った層間絶
縁膜の端部を覆うように形成されたメタル配線層と、を
有し、前記導電層と前記メタル配線層は重ならないよう
に形成されている構成としてもよい。この場合、前記導
電層がシリサイド層であってもよい。
縁膜のうちの下層側に位置する層間絶縁膜の端部を覆う
ように形成された導電層と、前記導電層を覆った層間絶
縁膜の端部を覆うように形成されたメタル配線層と、を
有し、前記導電層と前記メタル配線層は重ならないよう
に形成されている構成としてもよい。この場合、前記導
電層がシリサイド層であってもよい。
【００１６】（作用） 本発明のうちメタル配線層のコーナ近傍（ただし、コー
ナ部（頂点）は残す。）に切込みを有するものにおいて
は、絶縁膜として例えばＳＯＧ膜を回転塗布する場合、
ＳＯＧは切込み部分からスクライブ線領域へ流れ出すこ
とになる。したがって、従来のように、ＳＯＧがメタル
配線層のコーナ部付近で厚く溜まることがなくなる。
ナ部（頂点）は残す。）に切込みを有するものにおいて
は、絶縁膜として例えばＳＯＧ膜を回転塗布する場合、
ＳＯＧは切込み部分からスクライブ線領域へ流れ出すこ
とになる。したがって、従来のように、ＳＯＧがメタル
配線層のコーナ部付近で厚く溜まることがなくなる。
【００１７】本発明のうち、基板表面の、層間絶縁膜の
端部がメタル配線層で覆われた部分の全周にわたってま
たは一部に凹部が形成されるものにおいては、メタル配
線層の段差は凹部が形成された分だけ小さくなるので、
ＳＯＧ膜を回転塗布によって形成する際に、ＳＯＧをス
クライブ線領域へ流れ出すことが可能となる。したがっ
て、従来のように、ＳＯＧがメタル配線層の段差によっ
てせき止められて溜まることがなくなる。
端部がメタル配線層で覆われた部分の全周にわたってま
たは一部に凹部が形成されるものにおいては、メタル配
線層の段差は凹部が形成された分だけ小さくなるので、
ＳＯＧ膜を回転塗布によって形成する際に、ＳＯＧをス
クライブ線領域へ流れ出すことが可能となる。したがっ
て、従来のように、ＳＯＧがメタル配線層の段差によっ
てせき止められて溜まることがなくなる。
【００１８】本発明のうち、導電層によって少なくとも
１つの層間絶縁膜の端部を覆い、メタル配線層によって
他の層間絶縁膜の端部を覆い、これら導電層とメタル配
線層とを重ならないように形成するものにおいては、全
ての層間絶縁膜の端部を１つのメタル配線層で覆う場合
に比べて、メタル配線層の段差はより小さなものとな
る。この場合、導電層をシリサイド層にすることで、導
電層の厚さを薄くすることができ、導電層の段差はさら
に小さなものとなる。
１つの層間絶縁膜の端部を覆い、メタル配線層によって
他の層間絶縁膜の端部を覆い、これら導電層とメタル配
線層とを重ならないように形成するものにおいては、全
ての層間絶縁膜の端部を１つのメタル配線層で覆う場合
に比べて、メタル配線層の段差はより小さなものとな
る。この場合、導電層をシリサイド層にすることで、導
電層の厚さを薄くすることができ、導電層の段差はさら
に小さなものとなる。
【００１９】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００２０】（実施形態１）図１は、本発明の半導体装
置の第１の実施形態を示す図で、（ａ）は絶縁膜端部の
剥がれ防止のために設けられたメタル配線層のコーナ部
近傍の上面図、（ｂ）は（ａ）のＡ−Ａ’断面図、
（ｃ）は（ａ）のＢ−Ｂ’断面図である。
置の第１の実施形態を示す図で、（ａ）は絶縁膜端部の
剥がれ防止のために設けられたメタル配線層のコーナ部
近傍の上面図、（ｂ）は（ａ）のＡ−Ａ’断面図、
（ｃ）は（ａ）のＢ−Ｂ’断面図である。
【００２１】この半導体装置の基本的な製造プロセス
は、前述の図５，６に示した（ａ）〜（ｈ）の製造プロ
セスと同様であるが、絶縁膜３〜５の端部の剥がれ防止
のためにメタル配線層８を形成する際に、図１（ａ）に
示すようにメタル配線層８のコーナ部近傍に切込み部１
４ａ，１４ｂが形成される。この切込み部１４ａ，１４
ｂは、例えばスパッタ法により全面にＡｌを堆積し、こ
れをＲＩＥにより選択的にエッチングしてメタル配線層
８を形成する際に、同時に切込み部となる部分もエッチ
ングすることにより形成する。
は、前述の図５，６に示した（ａ）〜（ｈ）の製造プロ
セスと同様であるが、絶縁膜３〜５の端部の剥がれ防止
のためにメタル配線層８を形成する際に、図１（ａ）に
示すようにメタル配線層８のコーナ部近傍に切込み部１
４ａ，１４ｂが形成される。この切込み部１４ａ，１４
ｂは、例えばスパッタ法により全面にＡｌを堆積し、こ
れをＲＩＥにより選択的にエッチングしてメタル配線層
８を形成する際に、同時に切込み部となる部分もエッチ
ングすることにより形成する。
【００２２】上記のようにメタル配線層８のコーナー部
付近に切込み部１４ａ，１４ｂを形成した後に、回転塗
布によってＳＯＧを塗布する。この回転塗布の際、ＳＯ
Ｇは切込み部１４ａ，１４ｂからスクライブ線領域１２
へ流れ出すことになり、これにより、ＳＯＧがメタル配
線層８のコーナ部付近で厚く溜まることがなくなる。こ
の結果、切込み部１４ａ，１４ｂの部分では、図１
（ｂ）、（ｃ）に示すように平坦なＳＯＧ膜が形成され
る。このように、本形態では平坦なＳＯＧ膜を形成する
ことができることから、メタル配線層８のコーナ部付近
においてコンタクトホール（スルーホール）を形成する
際に、コンタクトホールが開口しなくなるという問題は
生じない。
付近に切込み部１４ａ，１４ｂを形成した後に、回転塗
布によってＳＯＧを塗布する。この回転塗布の際、ＳＯ
Ｇは切込み部１４ａ，１４ｂからスクライブ線領域１２
へ流れ出すことになり、これにより、ＳＯＧがメタル配
線層８のコーナ部付近で厚く溜まることがなくなる。こ
の結果、切込み部１４ａ，１４ｂの部分では、図１
（ｂ）、（ｃ）に示すように平坦なＳＯＧ膜が形成され
る。このように、本形態では平坦なＳＯＧ膜を形成する
ことができることから、メタル配線層８のコーナ部付近
においてコンタクトホール（スルーホール）を形成する
際に、コンタクトホールが開口しなくなるという問題は
生じない。
【００２３】上述した製造プロセスでは、メタル配線層
８の１つのコーナに対して２つの切込み部が形成される
ようになっているが、ＳＯＧが厚く溜まらないように、
ＳＯＧをスクライブ線領域側へ流し出すことが可能であ
れば、切込み部はいくつ設けてもよい。例えば、切込み
部は１つであってもよい。
８の１つのコーナに対して２つの切込み部が形成される
ようになっているが、ＳＯＧが厚く溜まらないように、
ＳＯＧをスクライブ線領域側へ流し出すことが可能であ
れば、切込み部はいくつ設けてもよい。例えば、切込み
部は１つであってもよい。
【００２４】（参考例） 上述した第１の実施形態では、切込み部をメタル配線層
８のコーナ部付近に形成してＳＯＧ膜の平坦化を実現し
ているが、メタル配線層８のコーナに直接切込みを設け
るようにすれば、効率的にＳＯＧをスクライブ線領域へ
流し出すことができ、ＳＯＧ膜をより平坦なものとする
ことができる。ここでは、メタル配線層８のコーナに直
接切込みを設けた形態について説明する。
８のコーナ部付近に形成してＳＯＧ膜の平坦化を実現し
ているが、メタル配線層８のコーナに直接切込みを設け
るようにすれば、効率的にＳＯＧをスクライブ線領域へ
流し出すことができ、ＳＯＧ膜をより平坦なものとする
ことができる。ここでは、メタル配線層８のコーナに直
接切込みを設けた形態について説明する。
【００２５】図２は、本発明の半導体装置の参考例を示
す図で、層間絶縁膜の端部の剥がれ防止のために設けら
れたメタル配線層のコーナ部近傍の上面図である。この
半導体装置においても、基本的な製造プロセスは前述の
図５，６に示した（ａ）〜（ｈ）の製造プロセスと同様
である。
す図で、層間絶縁膜の端部の剥がれ防止のために設けら
れたメタル配線層のコーナ部近傍の上面図である。この
半導体装置においても、基本的な製造プロセスは前述の
図５，６に示した（ａ）〜（ｈ）の製造プロセスと同様
である。
【００２６】本参考例の半導体装置では、例えばスパッ
タ法により全面にＡｌを堆積し、これをＲＩＥにより選
択的にエッチングしてメタル配線層８を形成する際に、
同時にメタル配線層８のコーナもエッチングして、ＳＯ
Ｇをスクライブ線領域側へ流し出すための切込み部１
４’を形成する。このように、メタル配線層８のコーナ
部に直接切込み部１４’を形成することにより、回転塗
布の際に、ＳＯＧを前述の第１の実施形態のものより効
率的にスクライブ線領域１２へ流し出すことができる。
タ法により全面にＡｌを堆積し、これをＲＩＥにより選
択的にエッチングしてメタル配線層８を形成する際に、
同時にメタル配線層８のコーナもエッチングして、ＳＯ
Ｇをスクライブ線領域側へ流し出すための切込み部１
４’を形成する。このように、メタル配線層８のコーナ
部に直接切込み部１４’を形成することにより、回転塗
布の際に、ＳＯＧを前述の第１の実施形態のものより効
率的にスクライブ線領域１２へ流し出すことができる。
【００２７】（実施形態２） 図３および図４は本発明の半導体装置の第２の実施形態
を説明する図で、（ａ）〜（ｉ）は各製造工程の概略断
面図である。ここでは、便宜上、図３，４に分けて工程
図を示しているが、各工程図は一連の工程手順を示すも
のである。
を説明する図で、（ａ）〜（ｉ）は各製造工程の概略断
面図である。ここでは、便宜上、図３，４に分けて工程
図を示しているが、各工程図は一連の工程手順を示すも
のである。
【００２８】まず、図３（ａ）に示すように、基板２１
の表面のチップ領域に素子分離のためのフィールド酸化
膜２２を選択酸化（ＬＯＣＯＳ）により形成する。図
中、スクライブ線領域３２はダイシングに必要なカッテ
ィング領域である。
の表面のチップ領域に素子分離のためのフィールド酸化
膜２２を選択酸化（ＬＯＣＯＳ）により形成する。図
中、スクライブ線領域３２はダイシングに必要なカッテ
ィング領域である。
【００２９】フィールド酸化膜２２が形成されると、続
いて、図３（ｂ）に示すように、例えばＣＶＤ法によ
り、フィールド酸化膜２２が形成された基板２１の全面
を覆うように、層間絶縁膜２３を形成する。続いて、図
３（ｃ）に示すように、基板全面にレジストを塗布し、
露光、現像することによりレジストパターン２６を形成
し、このレジストパターン２６をマスクとして層間絶縁
膜２３およびフィールド酸化膜２２をエッチングして、
基板まで開口した開口部２７を形成する。
いて、図３（ｂ）に示すように、例えばＣＶＤ法によ
り、フィールド酸化膜２２が形成された基板２１の全面
を覆うように、層間絶縁膜２３を形成する。続いて、図
３（ｃ）に示すように、基板全面にレジストを塗布し、
露光、現像することによりレジストパターン２６を形成
し、このレジストパターン２６をマスクとして層間絶縁
膜２３およびフィールド酸化膜２２をエッチングして、
基板まで開口した開口部２７を形成する。
【００３０】開口部２７が形成され、レジストパターン
２６が除去されると、続いて、図３（ｄ）に示すよう
に、例えばスパッタ法によりタングステンシリサイド層
を堆積し、これをＲＩＥにより選択的にエッチングして
層間絶縁膜２３およびフィールド酸化膜２２の端部を覆
うように導電層３１を形成する。その後、図３（ｅ）に
示すように、例えばＣＶＤ法により、基板全面を覆うよ
うに層間絶縁膜２４，２５を順次形成する。ここでは省
略したが、各層間絶縁膜２３〜２５間には配線層や素子
電極が形成される。
２６が除去されると、続いて、図３（ｄ）に示すよう
に、例えばスパッタ法によりタングステンシリサイド層
を堆積し、これをＲＩＥにより選択的にエッチングして
層間絶縁膜２３およびフィールド酸化膜２２の端部を覆
うように導電層３１を形成する。その後、図３（ｅ）に
示すように、例えばＣＶＤ法により、基板全面を覆うよ
うに層間絶縁膜２４，２５を順次形成する。ここでは省
略したが、各層間絶縁膜２３〜２５間には配線層や素子
電極が形成される。
【００３１】層間絶縁膜２４，２５が順次形成される
と、続いて、図４（ｆ）に示すように、全面にレジスト
を塗布し、露光、現像することによりレジストパターン
２６’を形成し、このレジストパターン２６’をマスク
として各層間絶縁膜２４，２５をエッチングして開口部
２７’を形成する。
と、続いて、図４（ｆ）に示すように、全面にレジスト
を塗布し、露光、現像することによりレジストパターン
２６’を形成し、このレジストパターン２６’をマスク
として各層間絶縁膜２４，２５をエッチングして開口部
２７’を形成する。
【００３２】開口部２７’が形成され、レジストパター
ン２６’が除去されると、続いて、図４（ｇ）に示すよ
うに、例えばスパッタ法により全面にＡｌを堆積し、こ
れをＲＩＥにより選択的にエッチングして各層間絶縁膜
２４，２５の端部の剥がれ防止のためのメタル配線層２
８を形成する。その後、図４（ｈ）に示すように、例え
ばＣＶＤ法により、基板全面を覆うように絶縁膜２９を
形成する。
ン２６’が除去されると、続いて、図４（ｇ）に示すよ
うに、例えばスパッタ法により全面にＡｌを堆積し、こ
れをＲＩＥにより選択的にエッチングして各層間絶縁膜
２４，２５の端部の剥がれ防止のためのメタル配線層２
８を形成する。その後、図４（ｈ）に示すように、例え
ばＣＶＤ法により、基板全面を覆うように絶縁膜２９を
形成する。
【００３３】絶縁膜２９が形成されると、続いて、図４
（ｉ）に示すように、回転塗布法により全面にＳＯＧ膜
３０を形成する。図中、矢印Ｚは回転塗布によるＳＯＧ
の流れを示す。その後、エッチバックにより表面平坦化
を行う。
（ｉ）に示すように、回転塗布法により全面にＳＯＧ膜
３０を形成する。図中、矢印Ｚは回転塗布によるＳＯＧ
の流れを示す。その後、エッチバックにより表面平坦化
を行う。
【００３４】上述のようにして形成された本形態の半導
体装置では、フィールド酸化膜２２を基板２１が露出す
るまでエッチングして凹部を形成し、この凹部が形成さ
れた部分に層間絶縁膜２４，２５の端部が形成された構
成となっているので、これら層間絶縁膜２４，２５の端
部に形成されたメタル配線層２８の段差は、その凹部の
分だけ小さくなっている。
体装置では、フィールド酸化膜２２を基板２１が露出す
るまでエッチングして凹部を形成し、この凹部が形成さ
れた部分に層間絶縁膜２４，２５の端部が形成された構
成となっているので、これら層間絶縁膜２４，２５の端
部に形成されたメタル配線層２８の段差は、その凹部の
分だけ小さくなっている。
【００３５】また、本形態では、複数の層間絶縁膜２３
〜２５のうちの最下層にある層間絶縁膜２３について
は、導電層３１によってその端部を覆うようにし、層間
絶縁膜２４，２５についてはメタル配線層２８によって
その端部を覆うようにしており、各メタル配線層を重な
らないように形成しているので、前述の図５，６（ａ）
〜（ｈ）に示したように、複数の層間絶縁膜の端部を１
つのメタル配線層で覆う場合に比べて、メタル配線層の
段差はより小さなものとなる（メタル配線層２８の段差
は層間絶縁膜２３が除かれた分だけ小さくなる）。
〜２５のうちの最下層にある層間絶縁膜２３について
は、導電層３１によってその端部を覆うようにし、層間
絶縁膜２４，２５についてはメタル配線層２８によって
その端部を覆うようにしており、各メタル配線層を重な
らないように形成しているので、前述の図５，６（ａ）
〜（ｈ）に示したように、複数の層間絶縁膜の端部を１
つのメタル配線層で覆う場合に比べて、メタル配線層の
段差はより小さなものとなる（メタル配線層２８の段差
は層間絶縁膜２３が除かれた分だけ小さくなる）。
【００３６】また、本形態では、導電層３１は膜厚を薄
くできるので、その段差は小さなものとなる。よって、
導電層３１の段差によるＳＯＧ溜まりは生じない。ま
た、導電層３１としてタングステンシリサイド膜や多結
晶シリコン膜のような耐熱性のある材料を使用する場合
には、ＳＯＧを使わずにＢＰＳＧ膜によって平坦な層間
絶縁膜の形成が可能であり、この場合にもＳＯＧ溜まり
は生じない。このような作用を有する導電層３１として
は、例えばシリサイド層がある。
くできるので、その段差は小さなものとなる。よって、
導電層３１の段差によるＳＯＧ溜まりは生じない。ま
た、導電層３１としてタングステンシリサイド膜や多結
晶シリコン膜のような耐熱性のある材料を使用する場合
には、ＳＯＧを使わずにＢＰＳＧ膜によって平坦な層間
絶縁膜の形成が可能であり、この場合にもＳＯＧ溜まり
は生じない。このような作用を有する導電層３１として
は、例えばシリサイド層がある。
【００３７】ここでは、導電層３１は、層間絶縁膜２３
およびフィールド酸化膜２２の端部を覆うように形成さ
れているが、これに限定されるものではない。例えば、
フィールド酸化膜２２の端部のみを覆うようにしても、
複数の層間絶縁膜の端部を覆うようにしてもよい。ま
た、設計によっては、フィールド酸化膜をエッチングし
て凹部を形成するだけで、導電層３１を設けない構成を
とることも可能である。
およびフィールド酸化膜２２の端部を覆うように形成さ
れているが、これに限定されるものではない。例えば、
フィールド酸化膜２２の端部のみを覆うようにしても、
複数の層間絶縁膜の端部を覆うようにしてもよい。ま
た、設計によっては、フィールド酸化膜をエッチングし
て凹部を形成するだけで、導電層３１を設けない構成を
とることも可能である。
【００３８】本形態においては、フィールド酸化膜２２
を基板２１が露出するまでエッチングして形成される凹
部は、基板表面の、層間絶縁膜の端部がメタル配線層で
覆われた部分の全周にわたって形成されても、またはそ
の周の一部に形成されてもよく、いずれの場合も上述し
たような効果を奏することができる。ただし、周の一部
に凹部を形成する場合は、前述の第１の実施形態で説明
した切込みの形成位置のように、メタル配線層のコーナ
部分に設けることが望ましい。
を基板２１が露出するまでエッチングして形成される凹
部は、基板表面の、層間絶縁膜の端部がメタル配線層で
覆われた部分の全周にわたって形成されても、またはそ
の周の一部に形成されてもよく、いずれの場合も上述し
たような効果を奏することができる。ただし、周の一部
に凹部を形成する場合は、前述の第１の実施形態で説明
した切込みの形成位置のように、メタル配線層のコーナ
部分に設けることが望ましい。
【００３９】
【発明の効果】メタル配線層のコーナを除くコーナ近傍
に切込みを設ける発明においては、ＳＯＧ膜を回転塗布
する場合に、ＳＯＧを切込み部分からスクライブ線領域
へ流し出すことができるので、ＳＯＧがメタル配線層の
コーナ部付近で厚く溜まることを防止でき、表面の平坦
な半導体装置を提供することができるという効果を奏す
る。さらには、ＳＯＧ溜まりを防止することができるこ
とから、従来のようにコンタクトホールが開口しなくな
るといったことも生じなくなるので、信頼性の高い半導
体装置を提供することができるという効果を奏する。
に切込みを設ける発明においては、ＳＯＧ膜を回転塗布
する場合に、ＳＯＧを切込み部分からスクライブ線領域
へ流し出すことができるので、ＳＯＧがメタル配線層の
コーナ部付近で厚く溜まることを防止でき、表面の平坦
な半導体装置を提供することができるという効果を奏す
る。さらには、ＳＯＧ溜まりを防止することができるこ
とから、従来のようにコンタクトホールが開口しなくな
るといったことも生じなくなるので、信頼性の高い半導
体装置を提供することができるという効果を奏する。
【００４０】また、凹部を設けることによりメタル配線
層の段差を小さくする発明においても、上記の場合と同
様、ＳＯＧがメタル配線層の段差によってせき止められ
て溜まることを防止することができるので、表面の平坦
な、信頼性の高い半導体装置を提供することができると
いう効果を奏する。
層の段差を小さくする発明においても、上記の場合と同
様、ＳＯＧがメタル配線層の段差によってせき止められ
て溜まることを防止することができるので、表面の平坦
な、信頼性の高い半導体装置を提供することができると
いう効果を奏する。
【図１】本発明の半導体装置の第１の実施形態を示す図
で、（ａ）は絶縁膜端部の剥がれ防止のために設けられ
たメタル配線層のコーナ部近傍の上面図、（ｂ）は
（ａ）のＡ−Ａ’断面図、（ｃ）は（ａ）のＢ−Ｂ’断
面図である。
で、（ａ）は絶縁膜端部の剥がれ防止のために設けられ
たメタル配線層のコーナ部近傍の上面図、（ｂ）は
（ａ）のＡ−Ａ’断面図、（ｃ）は（ａ）のＢ−Ｂ’断
面図である。
【図２】本発明の参考例を示す図で、層間絶縁膜の端部
の剥がれ防止のために設けられたメタル配線層のコーナ
部近傍の上面図である。
の剥がれ防止のために設けられたメタル配線層のコーナ
部近傍の上面図である。
【図３】本発明の半導体装置の第２の実施形態を説明す
る図で、（ａ）〜（ｅ）は各製造工程の概略断面図であ
る。
る図で、（ａ）〜（ｅ）は各製造工程の概略断面図であ
る。
【図４】本発明の半導体装置の第２の実施形態を説明す
る図で、（ｆ）〜（ｉ）は各製造工程の概略断面図であ
る。
る図で、（ｆ）〜（ｉ）は各製造工程の概略断面図であ
る。
【図５】従来の半導体装置の製造プロセスを説明する図
で、（ａ）〜（ｅ）は各工程の概略断面図である。
で、（ａ）〜（ｅ）は各工程の概略断面図である。
【図６】従来の半導体装置の製造プロセスを説明する図
で、（ｆ）〜（ｈ）は各工程の概略断面図である。
で、（ｆ）〜（ｈ）は各工程の概略断面図である。
【図７】従来の半導体装置の構造を説明する図で、
（ａ）は絶縁膜端部の剥がれ防止のために設けられたメ
タル配線層のコーナ部近傍の上面図、（ｂ）は（ａ）の
Ａ−Ａ’断面図である。
（ａ）は絶縁膜端部の剥がれ防止のために設けられたメ
タル配線層のコーナ部近傍の上面図、（ｂ）は（ａ）の
Ａ−Ａ’断面図である。
１，２１ 基板 ２，２２ フィールド酸化膜 ３〜５，２３〜２５ 層間絶縁膜 ６，２６，２６’ レジストパターン ７，２７ 開口部 ８，２８， メタル配線層 ９，２９ 絶縁膜 １０，３０ ＳＯＧ膜 ３１ 導電層 １００ ＳＯＧ溜まり
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−298196（ＪＰ，Ａ) 特開 平８−306771（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768
Claims (9)
- 【請求項１】 半導体基板上に半導体素子形成領域とス
クライブ線領域が形成され、前記半導体素子形成領域の
全周にわたって、１層以上の層間絶縁膜の端部を覆うよ
うにメタル配線層を形成した後、前記半導体基板全面に
絶縁膜を回転塗布により形成する半導体装置の製造方法
において、 前記メタル配線層を形成する際に、メタル配線層のコー
ナを除くコーナ近傍に少なくとも１つの切込みをエッチ
ングにより形成することを特徴とする半導体装置の製造
方法。 - 【請求項２】 半導体基板上の半導体素子形成領域に素
子分離のためのフィールド酸化膜を形成する工程と、 前記フィールド酸化膜の、前記半導体素子形成領域を囲
むスクライブ線領域に隣接する領域をエッチングして除
去する工程と、 前記エッチング工程の後に、前記半導体基板全面に１層
以上の層間絶縁膜を形成する工程と、 前記層間絶縁膜の、前記半導体素子形成領域および前記
スクライブ線領域の前記半導体素子形成領域に接する一
部の領域以外を、前記半導体基板面が露出するまでエッ
チングする工程と、 前記フィールド酸化膜をエッチングした領域から前記ス
クライブ線領域の一部にわたる領域において、前記層間
絶縁膜の端部を覆うようにメタル配線層を形成する工程
と、 前記メタル配線層を形成した後に、全面に絶縁膜を回転
塗布により形成する工程と、を含む ことを特徴とする半
導体装置の製造方法。 - 【請求項３】 半導体基板表面の半導体素子形成領域に
素子分離のためのフィールド酸化膜を形成する工程と、 前記フィールド酸化膜を形成した後に、半導体基板全面
に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜およびフィールド酸化膜の、前記
半導体素子形成領域を囲むスクライブ線領域から半導体
素子形成領域の一部にわたる領域をエッチングして除去
する工程と、 前記フィールド酸化膜をエッチングした領域において、
前記第１の層間絶縁膜の端部を覆うように導電層を形成
する工程と、 前記導電層を形成した後に、半導体基板全面に第２の層
間絶縁膜を形成する工程と、 前記第２の層間絶縁膜の、前記半導体素子形成領域およ
び前記スクライブ線領域の前記半導体素子形成領域に接
する一部の領域以外を、前記半導体基板面が露出するま
でエッチングする工程と、 前記フィールド酸化膜をエッチングした領域から前記ス
クライブ線領域の一部にわたる領域において、前記第２
の層間絶縁膜の端部を覆うようにメタル配線層を形成す
る工程と、 前記メタル配線層を形成した後に、半導体基板全面に絶
縁膜を回転塗布により形成する工程と、を含む ことを特
徴とする半導体装置の製造方法。 - 【請求項４】 請求項３に記載の半導体装置の製造方法
において、 前記導電層としてシリサイド層を形成する ことを特徴と
する半導体装置の製造方法。 - 【請求項５】 半導体基板上に半導体素子形成領域とス
クライブ線領域が形成され、前記半導体素子形成領域の
全周にわたって、層間絶縁膜の端部を覆うようにメタル
配線層が形成される半導体装置において、 前記メタル配線層のコーナを除くコーナ近傍に少なくと
も１つの切込みが形成されたことを特徴とする半導体装
置。 - 【請求項６】 半導体基板上に半導体素子形成領域とス
クライブ線領域が形成され、前記半導体素子形成領域の
全周にわたって、層間絶縁膜の端部を覆うようにメタル
配線層が形成される半導体装置において、 半導体基板表面の、前記層間絶縁膜の端部が前記メタル
配線層で覆われた部分の全周にわたってまたは一部に凹
部が形成された ことを特徴とする半導体装置。 - 【請求項７】 請求項６に記載の半導体装置において、 前記凹部は、半導体基板表面の前記半導体素子形成領域
に形成された素子分離のためのフィールド酸化膜の一部
を除去した部分より構成されている ことを特徴とする半
導体装置。 - 【請求項８】 請求項６に記載の半導体装置において、 複数の層間絶縁膜のうちの下層側に位置する層間絶縁膜
の端部を覆うように形成された導電層と、 前記導電層を覆った層間絶縁膜の端部を覆うように形成
されたメタル配線層と、を有し、 前記導電層と前記メタル配線層は重ならないように形成
されている ことを特徴とする半導体装置。 - 【請求項９】 請求項８に記載の半導体装置において、 前記導電層がシリサイド層である ことを特徴とする半導
体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23438597A JP3156765B2 (ja) | 1997-08-29 | 1997-08-29 | 半導体装置、および半導体装置の製造方法 |
| TW087113867A TW399232B (en) | 1997-08-29 | 1998-08-21 | Semiconductor device with improved flat surface and its manufacture method |
| EP98116236A EP0899788A3 (en) | 1997-08-29 | 1998-08-27 | Semiconductor device and method with improved flat surface |
| US09/141,300 US6538301B1 (en) | 1997-08-29 | 1998-08-27 | Semiconductor device and method with improved flat surface |
| KR1019980035321A KR100304753B1 (ko) | 1997-08-29 | 1998-08-29 | 개선된평탄한표면을가진반도체장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23438597A JP3156765B2 (ja) | 1997-08-29 | 1997-08-29 | 半導体装置、および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174347A JPH1174347A (ja) | 1999-03-16 |
| JP3156765B2 true JP3156765B2 (ja) | 2001-04-16 |
Family
ID=16970178
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23438597A Expired - Fee Related JP3156765B2 (ja) | 1997-08-29 | 1997-08-29 | 半導体装置、および半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6538301B1 (ja) |
| EP (1) | EP0899788A3 (ja) |
| JP (1) | JP3156765B2 (ja) |
| KR (1) | KR100304753B1 (ja) |
| TW (1) | TW399232B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101757781B1 (ko) | 2015-04-17 | 2017-07-14 | 김진영 | 지속 방출형 약제가 함침된 방역 및 방제용 항균 부직포 시트 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4742407B2 (ja) * | 2000-07-17 | 2011-08-10 | ソニー株式会社 | 半導体装置とその製造方法 |
| US20030173648A1 (en) * | 2002-03-16 | 2003-09-18 | Sniegowski Jeffry Joseph | Multi-die chip and method for making the same |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| JP3989763B2 (ja) * | 2002-04-15 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| JP4463493B2 (ja) | 2002-04-15 | 2010-05-19 | 株式会社半導体エネルギー研究所 | 表示装置及びその作製方法 |
| US7242021B2 (en) * | 2002-04-23 | 2007-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display element using semiconductor device |
| TWI272556B (en) | 2002-05-13 | 2007-02-01 | Semiconductor Energy Lab | Display device |
| TWI263339B (en) * | 2002-05-15 | 2006-10-01 | Semiconductor Energy Lab | Light emitting device and method for manufacturing the same |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
| JP2004296905A (ja) * | 2003-03-27 | 2004-10-21 | Toshiba Corp | 半導体装置 |
| KR100604903B1 (ko) * | 2004-09-30 | 2006-07-28 | 삼성전자주식회사 | 단차피복성을 향상시킨 반도체 웨이퍼 및 그 제조방법 |
| JP4302720B2 (ja) * | 2006-06-28 | 2009-07-29 | 株式会社沖データ | 半導体装置、ｌｅｄヘッド及び画像形成装置 |
| US20180190549A1 (en) * | 2016-12-30 | 2018-07-05 | John Jude O'Donnell | Semiconductor wafer with scribe line conductor and associated method |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6018934A (ja) * | 1983-07-13 | 1985-01-31 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPH03116946A (ja) * | 1989-09-29 | 1991-05-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2856489B2 (ja) * | 1990-03-19 | 1999-02-10 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH0541450A (ja) * | 1991-08-06 | 1993-02-19 | Sony Corp | 半導体ウエハ |
| JPH065715A (ja) * | 1992-06-18 | 1994-01-14 | Sony Corp | 配線層の形成方法 |
| JP3158749B2 (ja) * | 1992-12-16 | 2001-04-23 | ヤマハ株式会社 | 半導体装置 |
| JPH06260554A (ja) * | 1993-03-08 | 1994-09-16 | Seiko Epson Corp | 半導体装置 |
| JPH0714806A (ja) * | 1993-06-15 | 1995-01-17 | Nec Yamaguchi Ltd | 半導体集積回路装置 |
| JP2894165B2 (ja) * | 1993-07-24 | 1999-05-24 | ヤマハ株式会社 | 半導体装置 |
| US5439846A (en) * | 1993-12-17 | 1995-08-08 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
| JP2940432B2 (ja) | 1995-04-27 | 1999-08-25 | ヤマハ株式会社 | 半導体装置とその製造方法 |
| JP3697776B2 (ja) | 1996-04-30 | 2005-09-21 | ヤマハ株式会社 | 半導体装置とその製造方法 |
| TW325576B (en) * | 1996-12-12 | 1998-01-21 | Winbond Electronics Corp | The manufacturing methods for die seal |
| JP3098450B2 (ja) * | 1997-04-21 | 2000-10-16 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
-
1997
- 1997-08-29 JP JP23438597A patent/JP3156765B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-21 TW TW087113867A patent/TW399232B/zh not_active IP Right Cessation
- 1998-08-27 US US09/141,300 patent/US6538301B1/en not_active Expired - Lifetime
- 1998-08-27 EP EP98116236A patent/EP0899788A3/en not_active Withdrawn
- 1998-08-29 KR KR1019980035321A patent/KR100304753B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101757781B1 (ko) | 2015-04-17 | 2017-07-14 | 김진영 | 지속 방출형 약제가 함침된 방역 및 방제용 항균 부직포 시트 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1174347A (ja) | 1999-03-16 |
| US6538301B1 (en) | 2003-03-25 |
| KR100304753B1 (ko) | 2001-11-30 |
| KR19990024021A (ko) | 1999-03-25 |
| EP0899788A3 (en) | 2000-09-13 |
| EP0899788A2 (en) | 1999-03-03 |
| TW399232B (en) | 2000-07-21 |
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| JPH0778817A (ja) | 半導体装置及びその製造方法 | |
| JP2000036537A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090209 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100209 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130209 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140209 Year of fee payment: 13 |
|
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