JP2959668B2 - 半導体製造方法 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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-
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/97—Specified etch stop material
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Description
【０００１】
【発明の属する技術分野】本発明は全体として、外側層
と内側層の間に電気的相互接続を形成する半導体の製造
方法、および集積回路に関するものである。
と内側層の間に電気的相互接続を形成する半導体の製造
方法、および集積回路に関するものである。
【０００２】
【従来の技術】半導体の製造方法における１つの課題
は、種々の光マスクの全てを性格に位置合わせすること
である。マスクの位置合わせが狂っていると最悪の場合
にはウェーハが破壊され、最善の場合でもある集積回路
が使いものにならなくなる。マスクの位置合わせが狂っ
ても支障がないようにするために、製造方法に安全対策
が組み込まれる。
は、種々の光マスクの全てを性格に位置合わせすること
である。マスクの位置合わせが狂っていると最悪の場合
にはウェーハが破壊され、最善の場合でもある集積回路
が使いものにならなくなる。マスクの位置合わせが狂っ
ても支障がないようにするために、製造方法に安全対策
が組み込まれる。
【０００３】半導体の製造において光マスクを使用する
１つの場所は、基板の内部領域すなわち下側領域と外側
領域すなわちより高い領域との間の電気的相互接続を行
う際に、埋め込み接点またはその他の接点を形成する場
所である。それを行う技術の１つの例およびそれに伴う
諸問題を図１ないし図５を参照して説明する。図１は、
参照番号１０によって全体的に示されている半導体ウェ
ーハの一部を示す。そのウェーハは大きな基板領域１２
と、フィールド酸化物層１４と、ゲート酸化物層１６と
で構成される。ポリシリコンの薄い連続層１８をフィー
ルド酸化物層１４とゲート酸化物層１６の上に最初に付
着する。その後で、埋め込み接点開口部２０を層１８と
ゲート酸化物層１６を貫通して設けて、電気的相互接続
を行うべき基板１２を外側に露出させる。
１つの場所は、基板の内部領域すなわち下側領域と外側
領域すなわちより高い領域との間の電気的相互接続を行
う際に、埋め込み接点またはその他の接点を形成する場
所である。それを行う技術の１つの例およびそれに伴う
諸問題を図１ないし図５を参照して説明する。図１は、
参照番号１０によって全体的に示されている半導体ウェ
ーハの一部を示す。そのウェーハは大きな基板領域１２
と、フィールド酸化物層１４と、ゲート酸化物層１６と
で構成される。ポリシリコンの薄い連続層１８をフィー
ルド酸化物層１４とゲート酸化物層１６の上に最初に付
着する。その後で、埋め込み接点開口部２０を層１８と
ゲート酸化物層１６を貫通して設けて、電気的相互接続
を行うべき基板１２を外側に露出させる。
【０００４】不幸なことに、基板１２の外側に露出され
た部分は通常の酸化されて、露出された基板の上に望ま
しくない酸化物の薄い絶縁層を生ずる。この絶縁層は除
去しなければならない。除去ブランケットＨＦ浸漬によ
って通常行う。ＨＦ浸漬は、全てのマスキング物質を除
去した後で、後の層を付着する直前に行うのが普通であ
る。もし保護ポリシリコン層１８がないとすると、埋め
込み接点開口部２０も浸漬中にエッチングされるが、こ
れは望ましいことではない。ゲート酸化物層の剥離すな
わち除去は実際には制御できず、または予測できないか
ら、保護ポリシリコン層１８を必要とすることになる
が、これは望ましくない。
た部分は通常の酸化されて、露出された基板の上に望ま
しくない酸化物の薄い絶縁層を生ずる。この絶縁層は除
去しなければならない。除去ブランケットＨＦ浸漬によ
って通常行う。ＨＦ浸漬は、全てのマスキング物質を除
去した後で、後の層を付着する直前に行うのが普通であ
る。もし保護ポリシリコン層１８がないとすると、埋め
込み接点開口部２０も浸漬中にエッチングされるが、こ
れは望ましいことではない。ゲート酸化物層の剥離すな
わち除去は実際には制御できず、または予測できないか
ら、保護ポリシリコン層１８を必要とすることになる
が、これは望ましくない。
【０００５】導電性になるようにドープされたポリシリ
コンなどの導電性物質の後に第２のより厚い層２２を付
着して、埋め込み接点開口部２０を通じて基板１２に電
気的に接続させる。次に、組み合わされたポリシリコン
層２２と１８を、接点開口部２０において基板１２に一
体に接続する導電線またはその他の回路部品にパターン
化するために、その層２２にマスキング工程を行う。
コンなどの導電性物質の後に第２のより厚い層２２を付
着して、埋め込み接点開口部２０を通じて基板１２に電
気的に接続させる。次に、組み合わされたポリシリコン
層２２と１８を、接点開口部２０において基板１２に一
体に接続する導電線またはその他の回路部品にパターン
化するために、その層２２にマスキング工程を行う。
【０００６】図２および図３は埋め込み接点開口部２０
のためのマスクの１つ、または層２２と１８から形成さ
れた線および部品の望ましくない位置合わせの狂いを示
す。矢印で示す範囲２０は埋め込み接点マスク開口部を
表し、矢印で示す範囲２４は線すなわち部品２６を形成
するために用いるマスクを示す。この図から明らかなよ
うに、線すなわち部品２６を形成するために用いるエッ
チングは、埋め込み接点開口部２０に対して位置が狂っ
ているために、基板１２を過剰にエッチングしてウェー
ハが破壊するか、使用できなくする。
のためのマスクの１つ、または層２２と１８から形成さ
れた線および部品の望ましくない位置合わせの狂いを示
す。矢印で示す範囲２０は埋め込み接点マスク開口部を
表し、矢印で示す範囲２４は線すなわち部品２６を形成
するために用いるマスクを示す。この図から明らかなよ
うに、線すなわち部品２６を形成するために用いるエッ
チングは、埋め込み接点開口部２０に対して位置が狂っ
ているために、基板１２を過剰にエッチングしてウェー
ハが破壊するか、使用できなくする。
【０００７】避けることができないそのような位置合わ
せの狂いが生じても支障がないようにするために、埋め
込み接点開口部２０とマスクを当てる場所２４を定める
目標区域を図４と図５に示すように拡大する。埋め込み
接点拡大キャップ２８と一般に呼ばれているものを形成
するために、広いマスク区域範囲２４ａを設ける。こう
することによって、希望の回路部品２６に対して埋め込
み接点開口部２０が１００％重なり合うことを保障する
ために、避けることができないある程度の相対的な位置
合わせの狂いを認めて、基板の過剰なエッチングを避け
る。
せの狂いが生じても支障がないようにするために、埋め
込み接点開口部２０とマスクを当てる場所２４を定める
目標区域を図４と図５に示すように拡大する。埋め込み
接点拡大キャップ２８と一般に呼ばれているものを形成
するために、広いマスク区域範囲２４ａを設ける。こう
することによって、希望の回路部品２６に対して埋め込
み接点開口部２０が１００％重なり合うことを保障する
ために、避けることができないある程度の相対的な位置
合わせの狂いを認めて、基板の過剰なエッチングを避け
る。
【０００８】しかし、そうするとそれ自体の問題が更に
生ずることになる。より広いウェーハ面積が消費され
て、希望の回路密度を低くする。更に、そのような広い
マスク区域範囲２４ａを設けるようにすると、基板１２
の内部に希望の回路相互接続部を確保するために追加の
埋め込み工程を必要とすることになるのが普通である。
図５は基板１２の内部に前もって設けられている希望の
拡散領域３０と３２を示す。ポリシリコン層２２を付着
する前に希望の埋め込み３４を埋め込み接点開口部２０
に行う。領域３２と３４および３０の間の連続電気的相
互接続が望ましい。これを行えるようにするために、相
互接続埋め込み部３６，３８を形成するために、独立し
た埋め込み接点注入工程を行わなければならない。こう
すると製造方法が複雑になり、ウェーハが破壊されるか
もしれない工程が付加されることになる。
生ずることになる。より広いウェーハ面積が消費され
て、希望の回路密度を低くする。更に、そのような広い
マスク区域範囲２４ａを設けるようにすると、基板１２
の内部に希望の回路相互接続部を確保するために追加の
埋め込み工程を必要とすることになるのが普通である。
図５は基板１２の内部に前もって設けられている希望の
拡散領域３０と３２を示す。ポリシリコン層２２を付着
する前に希望の埋め込み３４を埋め込み接点開口部２０
に行う。領域３２と３４および３０の間の連続電気的相
互接続が望ましい。これを行えるようにするために、相
互接続埋め込み部３６，３８を形成するために、独立し
た埋め込み接点注入工程を行わなければならない。こう
すると製造方法が複雑になり、ウェーハが破壊されるか
もしれない工程が付加されることになる。
【０００９】
【発明が解決しようとする課題】外側層と内側層の間の
電気的相互接続を形成する半導体製造方法の開発におい
て、従来技術に伴うそれらの問題およびおそらくその他
の問題を克服することが望ましい。
電気的相互接続を形成する半導体製造方法の開発におい
て、従来技術に伴うそれらの問題およびおそらくその他
の問題を克服することが望ましい。
【００１０】
【課題を解決するための手段】本発明によれば、電気的
接続を行うべきべ一ス領域を有する基板を用意する工程
と、基板の上に導電性物質の第１の層を第１の厚さに設
ける工程と、第１の層の上にエッチング停止層を設ける
工程と、第１の層の接点開口部上縁部を構成する接点開
口部をエッチング停止層および第ｌの層を通じてべ一ス
領域までエッチングする第１のエッチング工程と、第１
の層の接点開口部上縁部を越えて上方に延長する導電性
物質の第２の層を、第１の厚さより厚い第２の厚さま
で、エッチング停止層の上方で、接点開口部の内部に設
ける工程と、第２の層の物質の少なくとも一部を除去
し、第１の層の接点開口部上縁部を越えて上方に延長す
ることによって、第１の層より厚い厚さの第２の層の栓
を接点開口部内に形成する工程と、第１の層の上方と第
２の層の栓の上方をマスクして、第２の層の栓を通じて
ベース領域に接続する導電性回路部品を第１の層から形
成するための共通のマスクパターンを形成するマスキン
グ工程と、第１の層のマスクされていない部分と第２の
層の栓のマスクされていない部分を共通のマスクパター
ンを用いて第２のエッチング工程を施し、第２の層の栓
を通じてべ一ス領域に接続する導電性回路部品を形成す
る工程とを備え、第２の層の栓の厚さが第１の層の厚さ
と比較して厚いために、エッチング中にべ一ス領域まで
エッチングされることを制約する、べ一ス領域と外側層
の間の電気的相互接続を形成する半導体製造方法が得ら
れる。
接続を行うべきべ一ス領域を有する基板を用意する工程
と、基板の上に導電性物質の第１の層を第１の厚さに設
ける工程と、第１の層の上にエッチング停止層を設ける
工程と、第１の層の接点開口部上縁部を構成する接点開
口部をエッチング停止層および第ｌの層を通じてべ一ス
領域までエッチングする第１のエッチング工程と、第１
の層の接点開口部上縁部を越えて上方に延長する導電性
物質の第２の層を、第１の厚さより厚い第２の厚さま
で、エッチング停止層の上方で、接点開口部の内部に設
ける工程と、第２の層の物質の少なくとも一部を除去
し、第１の層の接点開口部上縁部を越えて上方に延長す
ることによって、第１の層より厚い厚さの第２の層の栓
を接点開口部内に形成する工程と、第１の層の上方と第
２の層の栓の上方をマスクして、第２の層の栓を通じて
ベース領域に接続する導電性回路部品を第１の層から形
成するための共通のマスクパターンを形成するマスキン
グ工程と、第１の層のマスクされていない部分と第２の
層の栓のマスクされていない部分を共通のマスクパター
ンを用いて第２のエッチング工程を施し、第２の層の栓
を通じてべ一ス領域に接続する導電性回路部品を形成す
る工程とを備え、第２の層の栓の厚さが第１の層の厚さ
と比較して厚いために、エッチング中にべ一ス領域まで
エッチングされることを制約する、べ一ス領域と外側層
の間の電気的相互接続を形成する半導体製造方法が得ら
れる。
【００１１】
【００１２】
【発明の実施の形態】以下、図面を参照して本発明を好
適な実施の形態について説明する。
適な実施の形態について説明する。
【００１３】図６ないし図１３を参照して、本発明に従
って処理した半導体ウェーハの一部を参照番号４０で全
体的に示す。このウェーハは基板４２を用いて構成され
る。基板４２はフィールド酸化物４４と、関連するゲー
ト酸化物４６を有する。第１の導電性物質の第１の層４
８をフィールド酸化物４４とゲート酸化物４６の上、し
たがって、基板の上に第１の厚さに形成する。好適な厚
さの例は１０００オングストロームから４０００オング
ストロームであって、約２０００オングストロームが一
層好ましい。層４８の例および好適な材料は導電性にな
るようにドープされたポリシリコンである。導電性物質
の別の例はＷＳｉx およびＴｉＳｉx などのシリコン化
合物を含む。エッチング停止層５０を第１の層４８の上
に形成する。各エッチング停止層５０は、第１の物質を
選択的にエッチングできる物質を含む。その物質の例お
よび好適な物質は、テトラエチルオルソシリケート（Ｔ
ＥＯＳ）の分解によって付着される二酸化シリコンであ
る。別の例はリンケイ酸塩ガラス（ＰＳＧ）、スピン・
オン・ガラス（ＳＯＧ）およびＳｉ３Ｎ４を含む。
って処理した半導体ウェーハの一部を参照番号４０で全
体的に示す。このウェーハは基板４２を用いて構成され
る。基板４２はフィールド酸化物４４と、関連するゲー
ト酸化物４６を有する。第１の導電性物質の第１の層４
８をフィールド酸化物４４とゲート酸化物４６の上、し
たがって、基板の上に第１の厚さに形成する。好適な厚
さの例は１０００オングストロームから４０００オング
ストロームであって、約２０００オングストロームが一
層好ましい。層４８の例および好適な材料は導電性にな
るようにドープされたポリシリコンである。導電性物質
の別の例はＷＳｉx およびＴｉＳｉx などのシリコン化
合物を含む。エッチング停止層５０を第１の層４８の上
に形成する。各エッチング停止層５０は、第１の物質を
選択的にエッチングできる物質を含む。その物質の例お
よび好適な物質は、テトラエチルオルソシリケート（Ｔ
ＥＯＳ）の分解によって付着される二酸化シリコンであ
る。別の例はリンケイ酸塩ガラス（ＰＳＧ）、スピン・
オン・ガラス（ＳＯＧ）およびＳｉ３Ｎ４を含む。
【００１４】エッチング停止層５０の物質も第１の物質
に対して選択的にエッチング可能である。好適な実施例
では二酸化シリコンおよび導電性になるようにドープさ
れたポリシリコンが、当業者に周知の技術によって、独
立して相互に選択的にエッチングできる２種類のそのよ
うな物質の例である。層５０の好適な厚さの例は３００
０オングストロームから４０００オングストロームであ
る。
に対して選択的にエッチング可能である。好適な実施例
では二酸化シリコンおよび導電性になるようにドープさ
れたポリシリコンが、当業者に周知の技術によって、独
立して相互に選択的にエッチングできる２種類のそのよ
うな物質の例である。層５０の好適な厚さの例は３００
０オングストロームから４０００オングストロームであ
る。
【００１５】図７を参照して、ウェーハの一部４０を光
マスクによって覆い、エッチングしてエッチング停止層
５０と第１の層４８に接点開口部５２を設け、かつゲー
ト酸化物層４６を下向きに貫通して基板４２を外側に露
出させる。その後で、導電度を高くする不純物を接点開
口部５２を通じてドープして導電的にドープされた領域
を作る。その領域は電気的相互接続を行うベース領域５
４である。接点開口部５２は第１の層４８の接点開口部
上縁部５６を形成する。
マスクによって覆い、エッチングしてエッチング停止層
５０と第１の層４８に接点開口部５２を設け、かつゲー
ト酸化物層４６を下向きに貫通して基板４２を外側に露
出させる。その後で、導電度を高くする不純物を接点開
口部５２を通じてドープして導電的にドープされた領域
を作る。その領域は電気的相互接続を行うベース領域５
４である。接点開口部５２は第１の層４８の接点開口部
上縁部５６を形成する。
【００１６】第１の物質の第２の層５８をエッチング停
止層５０の外側および接点開口部５２の内部に第２の厚
さに付着する。第２の厚さは第１の厚さより厚くて、接
点開口部上縁部５６を越えて上方で、ある局部的な最低
高さ場所「Ａ」まで上方に延長する第２の層５８を形成
する。層５８の好適な厚さの例は、接点開口部５２の半
径より少なくとも３０％厚い。
止層５０の外側および接点開口部５２の内部に第２の厚
さに付着する。第２の厚さは第１の厚さより厚くて、接
点開口部上縁部５６を越えて上方で、ある局部的な最低
高さ場所「Ａ」まで上方に延長する第２の層５８を形成
する。層５８の好適な厚さの例は、接点開口部５２の半
径より少なくとも３０％厚い。
【００１７】次に図８を参照して、第２の層５８の第１
の物質を除去して、接点開口部５２の内部に第１の物質
の第２の層の栓６０を形成する。好適な技術の例が、反
応性塩素ガスを利用するタイムド・ドライエッチであ
る。除去を行って栓の最上部表面６２を形成する。その
表面は第１の層の接点開口部上縁部５６を越えて上方に
延長する、すなわち配置される。これによって第２の層
の栓６０の厚さを第１の層４８よりも厚くする。あるい
は、栓６０を、ベース領域５４から上方に延長して、最
上部表面６２を有する導電性相互接続柱と考えることが
できる。エッチング停止層５０の上から第２の層５８の
全ての物質を除去するためにエッチングを行って、製造
方法のこの点において栓６０が接点開口部５２の中に完
全に埋め込まれるようにする。
の物質を除去して、接点開口部５２の内部に第１の物質
の第２の層の栓６０を形成する。好適な技術の例が、反
応性塩素ガスを利用するタイムド・ドライエッチであ
る。除去を行って栓の最上部表面６２を形成する。その
表面は第１の層の接点開口部上縁部５６を越えて上方に
延長する、すなわち配置される。これによって第２の層
の栓６０の厚さを第１の層４８よりも厚くする。あるい
は、栓６０を、ベース領域５４から上方に延長して、最
上部表面６２を有する導電性相互接続柱と考えることが
できる。エッチング停止層５０の上から第２の層５８の
全ての物質を除去するためにエッチングを行って、製造
方法のこの点において栓６０が接点開口部５２の中に完
全に埋め込まれるようにする。
【００１８】次に図９および図１０を参照して、第１の
層４８と第２の層の栓６０の外側に対してマスキングを
行って、ベース領域５４を第２の層の栓６０を通じて接
続する、導電線６６などの導電性回路部品を構成するた
めに利用されるマスク・パターン６４を形成する。位置
合わせの狂いを許容するように本発明の技術を示すため
に、埋め込まれている接触部５２に対してマスク範囲６
４の位置をわざと狂わせて示している。そのマスキング
の前に、エッチング停止層５０を全て、栓６０の第１の
物質および層４８に対して、基板から選択的にはぎとる
のが好ましい。
層４８と第２の層の栓６０の外側に対してマスキングを
行って、ベース領域５４を第２の層の栓６０を通じて接
続する、導電線６６などの導電性回路部品を構成するた
めに利用されるマスク・パターン６４を形成する。位置
合わせの狂いを許容するように本発明の技術を示すため
に、埋め込まれている接触部５２に対してマスク範囲６
４の位置をわざと狂わせて示している。そのマスキング
の前に、エッチング停止層５０を全て、栓６０の第１の
物質および層４８に対して、基板から選択的にはぎとる
のが好ましい。
【００１９】その後で、エッチング停止層（もし残って
いるならば）と、第１の層４８と、第２の層の栓６０と
の（位置合わせの狂いのために）マスクされなかった部
分をエッチングする。こうすることによって、ベース領
域５４を第２の層の栓６０を通じて接続する導電線６６
などの導電性回路部品を構成する。第１の層４８の厚さ
と比較して第２の層の栓６０が厚いと、エッチング中の
基板またはベース涼気のエッチングを実効的に限定す
る。これによって部品マスク６４に対する埋め込まれた
接点マスクの固有の位置の狂いを修正すること、または
部品マスク６４に対する埋め込まれた接点マスクの効果
的な自己位置合わせを容易にして、埋め込まれた接点キ
ャップ（図１０）を無くすことを可能にする。導電線６
６が柱すなわち栓６０から外側に延長する。導電線６６
の外側接合表面７０が柱すなわち栓６０に接合する。柱
の最上部表面６２が外側接合表面７０を越えて上方に配
置される。
いるならば）と、第１の層４８と、第２の層の栓６０と
の（位置合わせの狂いのために）マスクされなかった部
分をエッチングする。こうすることによって、ベース領
域５４を第２の層の栓６０を通じて接続する導電線６６
などの導電性回路部品を構成する。第１の層４８の厚さ
と比較して第２の層の栓６０が厚いと、エッチング中の
基板またはベース涼気のエッチングを実効的に限定す
る。これによって部品マスク６４に対する埋め込まれた
接点マスクの固有の位置の狂いを修正すること、または
部品マスク６４に対する埋め込まれた接点マスクの効果
的な自己位置合わせを容易にして、埋め込まれた接点キ
ャップ（図１０）を無くすことを可能にする。導電線６
６が柱すなわち栓６０から外側に延長する。導電線６６
の外側接合表面７０が柱すなわち栓６０に接合する。柱
の最上部表面６２が外側接合表面７０を越えて上方に配
置される。
【００２０】次に図１１および図１２を参照する。適当
な酸化物層を設け、その酸化物層に等方性スペーサ・エ
ッチングを行って図示のスペーサ７２，７４，７６を形
成する。あるいは、栓６０と導電線６６に、ＷＳｉなど
のより高い導電度のケイ化物を被覆することができる。
な酸化物層を設け、その酸化物層に等方性スペーサ・エ
ッチングを行って図示のスペーサ７２，７４，７６を形
成する。あるいは、栓６０と導電線６６に、ＷＳｉなど
のより高い導電度のケイ化物を被覆することができる。
【００２１】次に図１３を参照して、絶縁層７８（Ｓｉ
Ｏ２など）を設けて柱／栓６０の最も外側の表面６２を
被覆する。
Ｏ２など）を設けて柱／栓６０の最も外側の表面６２を
被覆する。
【図１】従来技術のウェーハの一部の断面図である。
【図２】図１に示す工程に続く製造工程における図１の
ウェーハの一部の断面図である。
ウェーハの一部の断面図である。
【図３】図２に示すウェーハの一部の平面図である。
【図４】別の従来技術の工程によって製造されるウェー
ハの一部の平面図である。
ハの一部の平面図である。
【図５】図４に示す従来技術のウェーハの一部の断面図
である。
である。
【図６】本発明の製造方法の１つの工程における半導体
ウェーハの一部の断面図である。
ウェーハの一部の断面図である。
【図７】図６に示す工程に続く製造工程における図６の
ウェーハの一部の断面図である。
ウェーハの一部の断面図である。
【図８】図７に示す工程に続く製造工程における図６の
ウェーハの一部の断面図である。
ウェーハの一部の断面図である。
【図９】図８に示す工程に続く製造工程における図６の
ウェーハの一部の断面図である。
ウェーハの一部の断面図である。
【図１０】図９のウェーハの一部の平面図である。
【図１１】図９に示す工程に続く製造工程における図６
のウェーハの一部の断面図である。
のウェーハの一部の断面図である。
【図１２】図１１のウェーハの一部の平面図である。
【図１３】図１１に示す工程に続く製造工程における図
６のウェーハの一部の断面図である。
６のウェーハの一部の断面図である。
４０ 半導体ウェーハ ４２ 基板 ４４ フィールド酸化物 ４６ ゲート酸化物 ４８ 導電性物質の第１の層 ５０ エッチング停止層 ５２ 接点開口部 ５４ 導電性になるようにドープされた領域 ５８ 導電性物質の第２の層 ６０ 第２の層の栓 ６４ マクスパターン ６６ 導電線
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (10)
- 【請求項１】電気的接続を行うべきべ一ス領域を有する
基板を用意する工程と、 基板の上に導電性物質の第１の層を第１の厚さに設ける
工程と、 第１の層の上にエッチング停止層を設ける工程と、 第１の層の接点開口部上縁部を構成する接点開口部をエ
ッチング停止層および第ｌの層を通じてべ一ス領域まで
エッチングする第１のエッチング工程と、 第１の層の接点開口部上縁部を越えて上方に延長する導
電性物質の第２の層を、第１の厚さより厚い第２の厚さ
まで、エッチング停止層の上方で、接点開口部の内部に
設ける工程と、 第２の層の物質の少なくとも一部を除去し、第１の層の
接点開口部上縁部を越えて上方に延長することによっ
て、第１の層より厚い厚さの第２の層の栓を接点開口部
内に形成する工程と、 第１の層の上方と第２の層の栓の上方をマスクして、第
２の層の栓を通じてベース領域に接続する導電性回路部
品を第１の層から形成するための共通のマスクパターン
を形成するマスキング工程と、 第１の層のマスクされていない部分と第２の層の栓のマ
スクされていない部分を共通のマスクパターンを用いて
第２のエッチング工程を施し、第２の層の栓を通じてべ
一ス領域に接続する導電性回路部品を形成する工程とを
備え、第２の層の栓の厚さが第１の層の厚さと比較して
厚いために、エッチング中にべ一ス領域までエッチング
されることを制約する、べ一ス領域と外側層の間の電気
的相互接続を形成する半導体製造方法。 - 【請求項２】請求項１記載の半導体製造方法において、
エッチング停止層が、導電性物質に対して選択的にエッ
チング可能である物質を含み、マスキング工程の前に、
導電性物質に対して基板から全てのエッチング停止層を
選択的にエッチングする第３のエッチング工程をさらに
備える半導体製造方法。 - 【請求項３】請求項１記載の半導体製造方法において、
導電性物質が導電性になるようにドープされたポリシリ
コンである半導体製造方法。 - 【請求項４】請求項１記載の半導体製造方法において、
エッチング停止層が電気絶縁性である半導体製造方法。 - 【請求項５】請求項１記載の半遺体製造方法において、
エッチング停止層が導電性である半導体製造方法。 - 【請求項６】請求項１記載の半導体製造方法において、
エッチング停止層が二酸化シリコンを含む半導体製造方
法。 - 【請求項７】請求項１記載の半導体製造方法において、
栓が接点開口部の内部に完全に埋め込まれる半導体製造
方法。 - 【請求項８】請求項１記載の半導体製造方法において、
栓が接点開口部の内部に完全に埋め込まれ、導電性物質
は導電性になるようにドープされたポリシリコンであ
り、エッチング停止層物質は二酸化シリコンを含む半導
体製造方法。 - 【請求項９】請求項１記載の半導体製造方法において、
べ一ス領域が単結晶シリコンの導電性になるようにドー
プされた領域である半導体製造方法。 - 【請求項１０】請求項１記載の半導体製造方法におい
て、べ一ス領域が単結晶シリコンの導電性になるように
ドープされた領域であり、導電性物質が導電性になるよ
うにドープされたポリシリコンであり、エッチング停止
層物質が二酸化シリコンを含む半導体製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/298,209 US5506172A (en) | 1994-08-29 | 1994-08-29 | Semiconductor processing method of forming an electrical interconnection between an outer layer and an inner layer |
| US298209 | 1994-08-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107147A JPH08107147A (ja) | 1996-04-23 |
| JP2959668B2 true JP2959668B2 (ja) | 1999-10-06 |
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ID=23149505
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7188934A Expired - Fee Related JP2959668B2 (ja) | 1994-08-29 | 1995-07-25 | 半導体製造方法 |
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|---|---|
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| KR (1) | KR100214347B1 (ja) |
| DE (1) | DE19531773A1 (ja) |
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|---|---|---|---|---|
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| US6740573B2 (en) | 1995-02-17 | 2004-05-25 | Micron Technology, Inc. | Method for forming an integrated circuit interconnect using a dual poly process |
| US5652152A (en) * | 1996-04-22 | 1997-07-29 | Chartered Semiconductor Manufacturing Pte, Ltd. | Process having high tolerance to buried contact mask misalignment by using a PSG spacer |
| US6051497A (en) * | 1997-06-30 | 2000-04-18 | Siemens Aktiengesellschaft | Formation of sub-groundrule features |
| US6143649A (en) * | 1998-02-05 | 2000-11-07 | Micron Technology, Inc. | Method for making semiconductor devices having gradual slope contacts |
| US6380023B2 (en) * | 1998-09-02 | 2002-04-30 | Micron Technology, Inc. | Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits |
| US6078100A (en) | 1999-01-13 | 2000-06-20 | Micron Technology, Inc. | Utilization of die repattern layers for die internal connections |
| US6479377B1 (en) | 2001-06-05 | 2002-11-12 | Micron Technology, Inc. | Method for making semiconductor devices having contact plugs and local interconnects |
| US9691751B2 (en) * | 2014-12-15 | 2017-06-27 | Texas Instruments Incorporated | In-situ doped polysilicon filler for trenches |
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|---|---|---|---|---|
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| US4178674A (en) * | 1978-03-27 | 1979-12-18 | Intel Corporation | Process for forming a contact region between layers of polysilicon with an integral polysilicon resistor |
| US4240196A (en) * | 1978-12-29 | 1980-12-23 | Bell Telephone Laboratories, Incorporated | Fabrication of two-level polysilicon devices |
| JPS577959A (en) * | 1980-06-19 | 1982-01-16 | Toshiba Corp | Semiconductor device |
| US4394406A (en) * | 1980-06-30 | 1983-07-19 | International Business Machines Corp. | Double polysilicon contact structure and process |
| JPS6037623B2 (ja) * | 1980-12-25 | 1985-08-27 | 三菱電機株式会社 | 半導体記憶装置 |
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