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KR100338605B1 - 반도체디바이스의콘택홀형성방법 - Google Patents

반도체디바이스의콘택홀형성방법 Download PDF

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KR100338605B1
KR100338605B1 KR1019980059985A KR19980059985A KR100338605B1 KR 100338605 B1 KR100338605 B1 KR 100338605B1 KR 1019980059985 A KR1019980059985 A KR 1019980059985A KR 19980059985 A KR19980059985 A KR 19980059985A KR 100338605 B1 KR100338605 B1 KR 100338605B1
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Abstract

본 발명은 콘택홀의 제조 공정을 단순화시켜 반도체 디바이스의 제조 원가를 절감할 수 있도록 한 반도체 디바이스의 콘택홀 형성 방법에 관한 것으로, 이를 위하여 본 발명은, 마스킹 공정, 마스크 스트리핑 공정 및 세정 공정을 2회에 걸쳐 실시하여 게이트 전극과 실리콘 기판 및 금속 배선막간을 접속시키는 콘택홀을 형성하는 종래 방법과는 달리, 마스킹 공정, 마스크 스트리핑 공정 및 세정 공정을 1회만 실시하여 게이트 전극과 실리콘 기판 및 금속 배선막간을 접속시키는 콘택홀을 형성할 수 있도록 함으로써, 반도체 디바이스상에 콘택홀을 형성할 때 필요로하는 공정수를 절감시켜, 반도체 디바이스의 제조 원가 절감은 물론 반도체 디바이스의 생산 수율을 증진시킬 수 있는 것이다.

Description

반도체 디바이스의 콘택홀 형성 방법{METHOD FOR FORMING CONTACT HOLE OF SEMICONDUCTOR}
본 발명은 반도체 디바이스의 제조 방법에 관한 것으로, 더욱 상세하게는 고집적도와 고신뢰도를 요구하는 다층 금속 배선을 갖는 반도체 디바이스에서 콘택홀을 형성하는 데 적합한 콘택홀 형성 방법에 관한 것이다.
최근들어, 반도체 디바이스가 대용량화 및 고집적화됨에 따라 반도체 디바이스내의 금속 배선의 선폭이 점차 감소되고 있으며, 또한 금속 배선이 다층화되어 가는 추세이다.
도 1은 다층 금속 배선이 형성되는 일예를 설명하기 위해 도시한 반도체 디바이스의 단면도이다.
도 1을 참조하면, 실리콘 기판(102)상에는 임의의 패턴으로 형성되어 제 1 산화막(106)에 의해 매립되는 게이트 전극(104)들이 형성되고, 제 1 산화막(106)의 상부에는 제 2 내지 제 5 산화막(108, 112, 114, 118)이 순차 형성된다.
또한, 제 4 산화막(114)의 동일면상에 제 1 금속 배선막(116)이 형성되고 제 5 산화막(118)의 상부에 제 2 금속 배선막(122)이 형성되어 있으며, 금속 물질로 형성된 제 1 콘택홀(110)은 실리콘 기판(102), 게이트 전극(104) 및 제 1 금속 배선막(116)간을 전기적으로 접속시키고, 제 2 콘택홀(120)은 제 1 금속 배선막(116)과 제 2 금속 배선막(122)간을 전기적으로 접속시킨다.
한편, 반도체 제조 공정에서는 소자 상호간, 외부 단자와의 연결 등을 위해 상호 접속용(interconnection) 금속 배선간을 연결하는 콘택홀을 형성하는 공정을 포함하는 데, 이러한 콘택홀은 마스킹 공정, 식각 공정, 증착 공정, 화학적 기계적 연마(CMP) 공정 등을 다수회 반복하는 과정을 통해 형성된다.
도 3은 종래 방법에 따라 반도체 디바이스의 콘택홀을 형성하는 과정을 도시한 공정 순서도로서, 이를 참조하여 상호 접속용 금속 배선의 콘택홀 제조 공정을 설명한다. 여기서, 상호 접속용 금속 배선이 형성될 영역은 실리콘 기판의 제 1영역으로서, 게이트 전극(304)과 제 2영역으로서, 소스/드레인 접합(미도시함) 부위로 한정한다.
도 3a를 참조하면, 임의의 패턴을 갖는 게이트 전극(304)과 소오스/드레인 접합이 형성된 실리콘 기판(302)상에 소정 두께의 절연 물질, 예를들면 BPSG 등과 같은 절연 물질을 증착한 다음 CMP 공정을 수행함으로써, 제 1 절연막(306)을 형성한다. 또한, 증착 공정을 수행하여, 도 3b에 도시된 바와같이, 후속하는 공정에서 형성될 금속 배선막과 하부막을 절연시키는 절연 물질, 예를들어 TEOS 등과 같은 절연 물질을 대략 5000Å 정도 증착하여 제 1 절연막(306)의 상부에 제 2 절연막(308)을 형성한다.
이어서, 포토 레지스트를 이용하는 포토리소그라피 공정을 수행하여 제 2 절연막(308)의 상부에 임의의 패턴(즉, 콘택홀 형성 패턴)을 갖는 마스크 패턴(310)을 형성한 다음, 플라즈마를 이용한 건식 식각 공정을 통해 제 2 및 제 1 절연막(308, 306)의 일부를 순차 제거함으로써 도 3d에 도시된 바와같이, 게이트(304)의 상부 일부(제 1영역)와 실리콘 기판(302)의 일부(제 2영역)를 노출시켜 콘택홀(312, 314)을 각각 형성하고, 마스크 패턴(310)을 스트리핑한 다음 세정 공정을 수행하여 잔류 유기물을 제거한다.
다음에, 포토리소그라피 공정을 수행하여 제 2 절연막(308)의 상부에 임의의 패턴을 갖는 마스크 패턴(316)을 형성하고(도 3e), 플라즈마를 이용한 건식 식각공정을 통해 제 2 절연막(308)의 일부를 일정 깊이(대략 3000Å 정도) 만큼 제거함으로써, 제 1영역과 제 2영역의 콘택홀(312, 314) 구조를 T자로 식각한 다음 마스크 패턴(316)을 스트리핑하고 세정 공정을 수행하여 잔류 유기물을 제거한다(도 3f).
또한, 도 3g에 도시된 바와같이, 제 1영역과 제 2영역의 T자형 콘택홀(312, 314)이 형성된 구조물 전면에 걸쳐 금속 물질, 즉 스텝 커버리지가 우수한 텅스텐(W) 등의 금속 물질을 콘택홀이 완전히 매립되도록 증착한 다음, 금속 CMP 공정을 수행함으로써 도 3h에 도시된 바와같은 형상의 상호 접속용 금속 배선막(318)을 완성한다.
그러나, 상술한 바와같은 공정들을 통해 상호 접속용 콘택홀을 형성하는 종래 방법의 경우, 그 공정수, 특히 복잡한 마스킹 공정을 2회에 걸쳐 실시해야 하기 때문에 반도체 디바이스의 제조 원가를 상승시키는 한 원인이 되고 있으며, 또한 복잡하고 많은 공정들로 인해 반도체 디바이스의 생산 수율이 떨어지는 결과가 초래되는 문제가 있었다.
본 발명은 종래 기술의 문제점을 해결하기 위한 것으로, 제 1절연막 및 제 2절연막 사이에 식각선택성을 갖는 질화막을 추가함으로써 제 2절연막을 습식 식각공정을 실시할 때 질화막에 의해 측면 식각을 크게 하여 인접된 제 1영역과 제 2영역이 모두 개방되도록 제 2절연막을 식각한 후에, 마스크 패턴에 따라 제 1영역과 제 2영역에서 각각 질화막 및 제 1절연막을 식각함으로써 배선의 상호 접속용 T자구조의 콘택홀을 형성함으로써 제조 공정을 단순화시켜 반도체 디바이스의 제조 원가를 절감할 수 있는 반도체 디바이스의 콘택홀 형성 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 실리콘 기판상의 절연막에 형성된 제 1영역의 콘택홀과 이로부터 소정 거리 이격된 제 2영역의 콘택홀 사이에 상호 접속용 금속 배선막을 형성하는 방법에 있어서, 실리콘 기판의 소정 구조물에 제 1 절연막을 증착하는 과정과, 제 1 절연막의 상부에 질화막 및 제 2 절연막을 순차 증착하는 과정과, 포토리소그라피 공정을 통해 제 2 절연막의 상부에 마스크 패턴을 형성하는 과정과, 마스크 패턴에 의해 드러난 제 2 절연막을 습식 식각하여 상기 구조물에 개구부를 형성하는 과정과, 마스크 패턴에 얼라인되도록 상기 구조물의 개구부에 드러난 질화막 및 제 1 절연막을 건식 식각하여 상기 구조물에서 상호 이격된 제 1영역과 제 2영역에 T자 구조의 콘택홀을 형성하는 과정과, 콘택홀에 완전히 매립되도록 금속 물질을 증착하고 금속 CMP 공정을 수행함으로써 상호 접속용 금속 배선막을 완성하는 과정으로 이루어진다.
도 1은 다층 금속 배선이 형성되는 일예를 설명하기 위해 도시한 반도체 디바이스의 단면도,
도 2는 본 발명의 바람직한 실시예에 따라 반도체 디바이스의 콘택홀을 형성하는 과정을 도시한 공정 순서도,
도 3은 종래 방법에 따라 반도체 디바이스의 콘택홀을 형성하는 과정을 도시한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
202 : 실리콘 기판 204 : 게이트 전극
206 : 제 1 절연막 208 : 질화막
210 : 제 2 절연막 212 : 마스크 패턴
214, 216 : 콘택홀 영역 218 : 콘택홀
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 2는 본 발명의 바람직한 실시예에 따라 반도체 디바이스의 콘택홀을 형성하는 과정을 도시한 공정 순서도이다. 본 발명의 실시예에서는 제 1영역의 콘택홀과 이로부터 소정 거리 이격된 제 2영역의 콘택홀 사이를 연결하는 상호 접속용 금속 배선막의 제조 공정을 예로 든다. 여기서, 제 1영역은 게이터 전극(204)이고 제 2영역은 실리콘 기판의 소오스/드레인 접합(미도시함) 부위이다.
도 2a를 참조하면, 임의의 패턴을 갖는 게이트 전극(204)과 소오스/드레인 접합이 형성된 실리콘 기판(202)상에 소정 두께의 절연 물질, 예를들면 BPSG 등과 같은 절연 물질을 증착한 다음 CMP 공정을 수행함으로써, 게이트 전극(204)들을 매립시키는 제 1 절연막(206)을 대략 6000Å 정도의 두께로 형성한다.
또한, 증착 공정을 수행하여 도 2b에 도시된 바와같이, 제 1절연막(206)의 상부에 대략 300Å 정도의 질화막(208)을 형성한다. 이때, 형성되는 질화막(208)은 후속하는 습식 식각 공정에서 식각 방지층 역할을 수행하는 것으로, 또한 후속 공정에서 질화막(208)의 상부에 형성될 산화막(절연막)에 비해 식각 선택비가 높은 막이다.
다음에, 후속하는 공정에서 형성될 금속 배선막과 하부막을 절연시키는 절연 물질, 예를들어 TEOS 등과 같은 절연 물질을 대략 3000Å 정도 증착하여, 도 2c에 도시된 바와같이, 질화막(208)의 상부에 대략 3000 - 4000Å 정도의 두께를 갖는 제 2 절연막(210)을 형성한다.
이어서, 포토 레지스트를 이용하는 포토리소그라피 공정을 수행하여 제 2 절연막(210)의 상부에 임의의 제 1영역(게이트전극)과 제 2영역(기판의 접합)에 배선간 상호 접속용 홀을 형성하기 위한 마스크 패턴(212)을 형성한 다음(도 2d), 등방성의 습식 식각 공정(도 2e)을 수행함으로써, 도 2f에 도시된 바와같이, 마스크 패턴(212)의 하부에 인접된 제 1영역과 제 2영역의 질화막(208)이 모두 드러나도록제 2 절연막(210)을 식각한다. 이때, 제 2 절연막(210)의 하부에 형성된 질화막(208)은 식각 공정시 수직 식각을 막는 역할을 하기 때문에 제 1영역과 제 2영역의 제 2 절연막(210)의 측면 식각이 활발해져 질화막(208)이 노출된다.
그런다음, CHF3와 CF4를 혼합한 혼합 가스 분위기에서 건식 식각 공정을 수행하여 상기 마스크 패턴(212)에 의해 드러난 제 1영역과 제 2영역의 질화막(208) 및 제 1절연막(206)을 순차 식각함으로써 게이트(204)의 상부 일부와 실리콘 기판(202)의 일부를 각각 노출시켜 마스크 패턴(212)에 얼라인된 콘택홀(214, 216)을 형성한다. 마스크 패턴(212)을 스트리핑한 다음 습식 세정 공정을 수행하여 잔류 유기물을 제거함으로써, 도 2g에 도시된 바와같이, 배선간 상호 접속용 T자 구조의 콘택홀 영역(214, 216)을 형성한다. 여기에서, 질화막(208)과 제 1 절연막(206)의 식각 선택비는 1:1이다.
또한, 도 2g에 도시된 바와같이, 상기 콘택홀 영역(214, 216)이 형성된 상부 전면에 걸쳐 금속 물질, 즉 스텝 커버리지가 우수한 텅스턴 등의 금속 물질을 콘택홀 영역(214, 216)이 완전히 매립되도록 증착한 다음, 금속 CMP 공정을 수행함으로써 도 2h에 도시된 바와같이, 즉 게이트 전극(204)과 실리콘 기판(202)의 접합을 상호 접속하는 T자 구조의 콘택(218)을 완성한다.
즉, 본 발명에서는, 2회의 마스킹 공정(마스크 스트리핑 공정 및 세정 공정 포함)을 수행하는 전술한 종래 방법과는 달리, 단 한 번의 마스킹 공정만을 수행하는 간소화된 공정을 통해 콘택홀을 형성할 수 있다.
이상 설명한 바와같이 본 발명에 따르면, 마스킹 공정, 마스크 스트리핑 공정 및 세정 공정을 2회에 걸쳐 실시하여 게이트 전극과 실리콘 기판 및 금속 배선막간을 접속시키는 콘택홀을 형성하는 종래 방법과는 달리, 마스킹 공정, 마스크 스트리핑 공정 및 세정 공정을 1회만 실시하여 게이트 전극과 실리콘 기판 및 금속 배선막간을 접속시키는 콘택홀을 형성할 수 있도록 함으로써, 반도체 디바이스상에 콘택홀을 형성할 때 필요로하는 공정수를 대폭 절감시켜, 반도체 디바이스의 제조 원가 절감은 물론 반도체 디바이스의 생산 수율을 증진시킬 수 있다.

Claims (4)

  1. 실리콘 기판상의 절연막에 형성된 제 1영역의 콘택홀과 이로부터 소정 거리 이격된 제 2영역의 콘택홀 사이에 상호 접속용 금속 배선막을 형성하는 방법에 있어서,
    상기 실리콘 기판의 소정 구조물에 제 1 절연막을 증착하는 과정;
    상기 제 1 절연막의 상부에 질화막 및 제 2 절연막을 순차 증착하는 과정;
    포토리소그라피 공정을 통해 상기 제 2 절연막의 상부에 마스크 패턴을 형성하는 과정;
    상기 마스크 패턴에 의해 드러난 상기 제 2 절연막을 습식 식각하여 상기 구조물에 개구부를 형성하는 과정;
    상기 마스크 패턴에 얼라인되도록 상기 구조물의 개구부에 드러난 질화막 및 제 1 절연막을 건식 식각하여 상기 구조물에서 상호 이격된 제 1영역과 제 2영역에 T자 구조의 콘택홀을 형성하는 과정; 및
    상기 콘택홀에 완전히 매립되도록 금속 물질을 증착하고 금속 CMP 공정을 수행함으로써 상호 접속용 금속 배선막을 완성하는 과정으로 이루어진 반도체 디바이스의 콘택홀 형성 방법.
  2. 제 1 항에 있어서, 상기 질화막은, 대략 300Å 정도로 증착되는 것을 특징으로 하는 반도체 디바이스의 콘택홀 형성 방법.
  3. 제 1 항에 있어서, 상기 건식 식각 공정은, CHF3와 CF4가 혼합된 혼합 가스 분위기에서 수행되는 것을 특징으로 하는 반도체 디바이스의 콘택홀 형성 방법.
  4. 제 1 항에 있어서, 상기 질화막과 제 1 절연막간의 식각 선택비가 1:1 인 것을 특징으로 하는 반도체 디바이스의 콘택홀 형성 방법.
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