JPH0714806A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0714806A JPH0714806A JP14246993A JP14246993A JPH0714806A JP H0714806 A JPH0714806 A JP H0714806A JP 14246993 A JP14246993 A JP 14246993A JP 14246993 A JP14246993 A JP 14246993A JP H0714806 A JPH0714806 A JP H0714806A
- Authority
- JP
- Japan
- Prior art keywords
- scribe line
- film
- integrated circuit
- semiconductor integrated
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Dicing (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路の製造工程で用いられる液状の
膜に於いて、スクライブ線近くで生じる膜厚ムラを防ぐ
とともに、ダイシング時にクラックが素子領域に及ぶこ
とがない半導体集積回路装置を提供することを目的とす
る。 【構成】本発明の半導体集積回路装置は、スクライブ線
を選択的に形成し、その構造として、製造工程で形成さ
れる膜が全て除去される領域４がスクライブ線領域１上
に１０μｍ以下の一定幅でスクライブ線と平行にかつダ
イシング幅以上の間隔をもって２列存在している。
膜に於いて、スクライブ線近くで生じる膜厚ムラを防ぐ
とともに、ダイシング時にクラックが素子領域に及ぶこ
とがない半導体集積回路装置を提供することを目的とす
る。 【構成】本発明の半導体集積回路装置は、スクライブ線
を選択的に形成し、その構造として、製造工程で形成さ
れる膜が全て除去される領域４がスクライブ線領域１上
に１０μｍ以下の一定幅でスクライブ線と平行にかつダ
イシング幅以上の間隔をもって２列存在している。
Description
【０００１】
【産業上の利用分野】本発明は、多層配線構造を有する
半導体集積回路装置に関し、特にフォトリソグラフィ技
術のレジスト塗布工程や配線層間膜の平坦化等に用いら
れるＳＯＧ膜塗布工程での均一な塗布性を得る技術に関
する。
半導体集積回路装置に関し、特にフォトリソグラフィ技
術のレジスト塗布工程や配線層間膜の平坦化等に用いら
れるＳＯＧ膜塗布工程での均一な塗布性を得る技術に関
する。
【０００２】
【従来の技術】従来、半導体集積回路装置に於けるスク
ライブ線は、図３に示す様に、ダイシング時に生じる半
導体チップ内へのクラックを防止する為に、シリコン基
板が露出する様、製造工程で形成された膜が均一にエッ
チング除去されているか、もしくは、特定の膜のみを残
して、均一にエッチング除去され、半導体チップ部分よ
り、段差が低くなる様に形成されている。また、この従
来法では前述した段差により、レジストや液状絶縁膜の
形成時、すなわち塗布により膜を形成する工程で、液が
スクライブ線に沿って流れる為、半導体チップの周辺部
で膜が極端に薄くなる等、膜厚の不均一性を生じる為、
対策としてスクライブ線を設けない方法もある。
ライブ線は、図３に示す様に、ダイシング時に生じる半
導体チップ内へのクラックを防止する為に、シリコン基
板が露出する様、製造工程で形成された膜が均一にエッ
チング除去されているか、もしくは、特定の膜のみを残
して、均一にエッチング除去され、半導体チップ部分よ
り、段差が低くなる様に形成されている。また、この従
来法では前述した段差により、レジストや液状絶縁膜の
形成時、すなわち塗布により膜を形成する工程で、液が
スクライブ線に沿って流れる為、半導体チップの周辺部
で膜が極端に薄くなる等、膜厚の不均一性を生じる為、
対策としてスクライブ線を設けない方法もある。
【０００３】
【発明が解決しようとする課題】前述した従来法による
スクライブ線構造では、従来の技術の項で述べた様に、
回転塗布を用いた方法で膜を形成する工程で膜厚の不均
一性を生じてしまう。
スクライブ線構造では、従来の技術の項で述べた様に、
回転塗布を用いた方法で膜を形成する工程で膜厚の不均
一性を生じてしまう。
【０００４】また、スクライブ線を設けない方法では、
半導体チップ（素子形成領域）へのダイシング時のクラ
ックの危険性がある。
半導体チップ（素子形成領域）へのダイシング時のクラ
ックの危険性がある。
【０００５】本発明の目的は、半導体集積回路装置の製
造工程で用いられる液状の膜に於いて、スクライブ線近
くで生じる膜厚ムラを防ぎ均一な膜厚を得ることがで
き、かつダイシング時にクラックが半導体素子へ達する
ことを防ぐことができる半導体集積回路を提供すること
にある。
造工程で用いられる液状の膜に於いて、スクライブ線近
くで生じる膜厚ムラを防ぎ均一な膜厚を得ることがで
き、かつダイシング時にクラックが半導体素子へ達する
ことを防ぐことができる半導体集積回路を提供すること
にある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、スクライブ線を選択的に形成し、その構造とし
て、製造工程で形成される膜が全て除去される領域が、
スクライブ線上に１０μｍ以下の一定幅で、スクライブ
線と平行にかつダイシング幅以上の間隔をもって２列存
在しているか、もしくは、製造工程で形成される膜が全
て除去される領域が、スクライブ線と同一幅で形成さ
れ、かつ、素子形成ペレットの一辺内で製造工程で形成
される膜により２つ以上の領域に分離されている。
装置は、スクライブ線を選択的に形成し、その構造とし
て、製造工程で形成される膜が全て除去される領域が、
スクライブ線上に１０μｍ以下の一定幅で、スクライブ
線と平行にかつダイシング幅以上の間隔をもって２列存
在しているか、もしくは、製造工程で形成される膜が全
て除去される領域が、スクライブ線と同一幅で形成さ
れ、かつ、素子形成ペレットの一辺内で製造工程で形成
される膜により２つ以上の領域に分離されている。
【０００７】
【実施例】次に本発明について、図面を参照して説明す
る。図１は本発明の一実施例を示す平面図及びそのＡ−
Ａ線部分の断面図である。既存の方法により半導体集積
回路を製造する際に、各素子形成領域（半導体ペレッ
ト）２の境界に当るスクライブ線領域１に於いて、製造
工程で形成される膜、すなわち、ＬＯＣＯＳ酸化膜６，
層間絶縁膜７，配線層間絶縁膜８及びパッシベーション
膜９等が全てエッチング除去される領域４を数μｍ例え
ば５μｍ程度の幅で、スクライブ線と平行に、かつダイ
シング幅以上の例えば５０μｍ程度の間隔をもって２列
形成する。
る。図１は本発明の一実施例を示す平面図及びそのＡ−
Ａ線部分の断面図である。既存の方法により半導体集積
回路を製造する際に、各素子形成領域（半導体ペレッ
ト）２の境界に当るスクライブ線領域１に於いて、製造
工程で形成される膜、すなわち、ＬＯＣＯＳ酸化膜６，
層間絶縁膜７，配線層間絶縁膜８及びパッシベーション
膜９等が全てエッチング除去される領域４を数μｍ例え
ば５μｍ程度の幅で、スクライブ線と平行に、かつダイ
シング幅以上の例えば５０μｍ程度の間隔をもって２列
形成する。
【０００８】この方法により形成されたスクライブ線に
於いては、製造工程で用いられる液状の膜、例えばレジ
スト膜やＳＯＧ膜が塗布時に素子形成領域の端から、ス
クライブ線に流れる等の現象が起きず、均一な膜厚が得
られる。また、膜が全層エッチングされる領域４をスク
ライブ線と平行に設けている為、ダイシング時に、素子
形成領域（半導体ペレット）２へクラックが発生するこ
ともない。
於いては、製造工程で用いられる液状の膜、例えばレジ
スト膜やＳＯＧ膜が塗布時に素子形成領域の端から、ス
クライブ線に流れる等の現象が起きず、均一な膜厚が得
られる。また、膜が全層エッチングされる領域４をスク
ライブ線と平行に設けている為、ダイシング時に、素子
形成領域（半導体ペレット）２へクラックが発生するこ
ともない。
【０００９】図２は、本発明の他の実施例を示す平面図
である。第１の実施例と同様、既存の方法により半導体
集積回路を製造する際に、スクライブ線領域１に於い
て、製造工程で形成される膜が全てエッチングされる領
域４をスクライブ線幅と同一幅、例えば１５０μｍ幅
で、分離させて形成する。この際、分離領域である製造
工程で形成される膜が全て残される領域３の幅は一定で
なくてよい。
である。第１の実施例と同様、既存の方法により半導体
集積回路を製造する際に、スクライブ線領域１に於い
て、製造工程で形成される膜が全てエッチングされる領
域４をスクライブ線幅と同一幅、例えば１５０μｍ幅
で、分離させて形成する。この際、分離領域である製造
工程で形成される膜が全て残される領域３の幅は一定で
なくてよい。
【００１０】本実施例の場合、前記実施例１に比べ、液
状の膜の流れをより効果的に防ぐことができ、均一な膜
厚が得やすくなる。
状の膜の流れをより効果的に防ぐことができ、均一な膜
厚が得やすくなる。
【００１１】また、スクライブ線領域は幅のせまい分離
領域を除いて製造工程で形成される膜が全てエッチング
除去されているので、ダイシング時にクラックが半導体
素子に達することがない。
領域を除いて製造工程で形成される膜が全てエッチング
除去されているので、ダイシング時にクラックが半導体
素子に達することがない。
【００１２】
【発明の効果】以上説明した様に、本発明ではスクライ
ブ線構造を変えることで製造工程で用いる液状の膜、例
えばレジスト膜やＳＯＧ膜、及びポリイミド膜が膜形成
時（塗布時）に素子形成領域の端からスクライブ線に流
れる等の現象が起きず、均一な膜厚が得られる為、スク
ライブ線近くの素子パターンで異常幅を生じたり、膜厚
異常を生じ信頼性上問題になることがなくなる。
ブ線構造を変えることで製造工程で用いる液状の膜、例
えばレジスト膜やＳＯＧ膜、及びポリイミド膜が膜形成
時（塗布時）に素子形成領域の端からスクライブ線に流
れる等の現象が起きず、均一な膜厚が得られる為、スク
ライブ線近くの素子パターンで異常幅を生じたり、膜厚
異常を生じ信頼性上問題になることがなくなる。
【００１３】また、本発明によるスクライブ線の構造で
は、ダイシング時の半導体チップへのクラックの危険性
もない。
は、ダイシング時の半導体チップへのクラックの危険性
もない。
【図１】本発明の一実施例の要部の平面図及びそのＡ−
Ａ線の断面図である。
Ａ線の断面図である。
【図２】本発明の他の実施例の要部の平面図である。
【図３】従来の半導体集積回路のスクライブ線領域を示
す平面図である。
す平面図である。
１ スクライブ線領域 ２ 素子形成領域（半導体ペレット） ３ 形成される膜が全て残される領域 ４ 形成される膜が全てエッチングされる領域 ５ シリコン基板 ６ 酸化膜 ７ 層間絶縁膜 ８ 配線層間絶縁膜 ９ パッシベーション膜
Claims (3)
- 【請求項１】 半導体集積回路装置のスクライブ線構造
に於いて、スクライブ線の一部は、製造工程で形成され
る膜が全て除去され、残りの部分は、半導体素子中の非
活性領域と同一の高さである事を特徴とする半導体集積
回路装置。 - 【請求項２】 製造工程で形成される膜が全て除去され
る領域が、スクライブ線上に、１０μｍ以下の一定幅で
スクライブ線と平行に、かつ、一定の間隔をもって２列
存在する事を特徴とする半導体集積回路装置。 - 【請求項３】 製造工程で形成される膜が全て除去され
る領域が、スクライブ線と同一幅で形成され、かつ、素
子形成ペレットの一辺内で２つ以上の領域に分離されて
いる事を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14246993A JPH0714806A (ja) | 1993-06-15 | 1993-06-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14246993A JPH0714806A (ja) | 1993-06-15 | 1993-06-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714806A true JPH0714806A (ja) | 1995-01-17 |
Family
ID=15316047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14246993A Withdrawn JPH0714806A (ja) | 1993-06-15 | 1993-06-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714806A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0899788A2 (en) * | 1997-08-29 | 1999-03-03 | Nec Corporation | Semiconductor device and method with improved flat surface |
| EP0874398A3 (en) * | 1997-04-21 | 1999-10-13 | Nec Corporation | Semiconductor integrated circuit |
| GB2365621A (en) * | 2000-01-24 | 2002-02-20 | Nec Corp | Semiconductor device with protection film |
| US9508774B2 (en) | 2012-11-30 | 2016-11-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
-
1993
- 1993-06-15 JP JP14246993A patent/JPH0714806A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0874398A3 (en) * | 1997-04-21 | 1999-10-13 | Nec Corporation | Semiconductor integrated circuit |
| CN1113394C (zh) * | 1997-04-21 | 2003-07-02 | 日本电气株式会社 | 半导体集成电路 |
| EP0899788A2 (en) * | 1997-08-29 | 1999-03-03 | Nec Corporation | Semiconductor device and method with improved flat surface |
| EP0899788A3 (en) * | 1997-08-29 | 2000-09-13 | Nec Corporation | Semiconductor device and method with improved flat surface |
| GB2365621A (en) * | 2000-01-24 | 2002-02-20 | Nec Corp | Semiconductor device with protection film |
| US6465872B2 (en) | 2000-01-24 | 2002-10-15 | Nec Corporation | Semiconductor device |
| GB2365621B (en) * | 2000-01-24 | 2004-07-14 | Nec Corp | Semiconductor device |
| US9508774B2 (en) | 2012-11-30 | 2016-11-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| US10411056B2 (en) | 2012-11-30 | 2019-09-10 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3945347A (en) | Method of making integrated circuits | |
| US6297145B1 (en) | Method of forming a wiring layer having an air bridge construction | |
| JPH0714806A (ja) | 半導体集積回路装置 | |
| JP2000114244A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH0677315A (ja) | 半導体装置 | |
| JPH1022236A (ja) | 半導体装置およびその製造方法 | |
| JPH03116946A (ja) | 半導体装置の製造方法 | |
| JPH10312980A (ja) | 半導体装置の製造方法 | |
| US10665547B2 (en) | Semiconductor device and method of manufacturing thereof | |
| JPH04245628A (ja) | 絶縁膜の形成方法 | |
| JPH0346977B2 (ja) | ||
| US10529586B2 (en) | Method of manufacturing semiconductor device | |
| JPS61287245A (ja) | 多層配線法 | |
| JP2004303784A (ja) | 半導体装置の製造方法 | |
| JPH03185750A (ja) | 半導体装置 | |
| KR0172467B1 (ko) | 금속배선 마스크의 얼라인먼트 키 형성을 위한 반도체소자 제조방법 | |
| JPH07161720A (ja) | 半導体装置及びその製造方法 | |
| JP2991388B2 (ja) | 半導体装置の製造方法 | |
| JP3211634B2 (ja) | 半導体装置の製造方法 | |
| JPH09213793A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0222844A (ja) | 半導体集積回路 | |
| KR100515367B1 (ko) | 반도체 소자의 박막 형성 방법 | |
| JPH06163688A (ja) | 半導体集積回路装置 | |
| KR100641572B1 (ko) | 웨이퍼 에지 비드 제거 방법 | |
| JPH098007A (ja) | 絶縁膜の平坦化方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |