JP3146452B2 - 面実装型led素子及びその製造方法 - Google Patents
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Description
称され、例えばプリント回路基板などに取付穴を設ける
ことなく面で実装することを可能とした構成のLED
(発光ダイオード)素子に関するものであり、詳細には
製造方法に係るものである。
の製造方法を工程の順に示すものが図9〜図15であ
り、先ず最初の工程としては、図9に示すように、例え
ばガラスエポキシなど絶縁性基材の表裏の両面に銅箔8
1が貼着されたプリント回路基板などによる素子基板母
材80に、適宜の間隔で表裏面に貫通するスロット82
をプレス加工などにより形成する。
び上記で形成されたスロット82の内面には導電性皮膜
が形成されていないので、無電解メッキなどの手段で前
記側面及びスロット82の内面に銅などによる導電膜8
3を形成し、図10に示すように、前記素子基板母材8
0の外面の全てが導電性皮膜で覆われるものとして表裏
面を電気的に接続する。
母材80の表面側のスロット82間には、エッチングな
どの手段で前記銅箔81を除去することで、パット部8
4と配線部85とを形成し、同時に裏面側においてもス
ロット82間で略長方形に銅箔81を除去することで絶
縁部86を形成し、これにより、素子基板母材80が完
成する。
84にLEDチップ91を一方の極で例えば導電性接着
剤などによりマウントし、このLEDチップ91の他方
の極と前記配線部85との配線を金線などワイヤ92で
行い、更に、図13に示すように前記LEDチップ91
とワイヤ92とを透明樹脂で覆いモールド部93を形成
する。
母材80を夫々のLEDチップ91の中間の位置となる
切断線D切断を行えば、素子基板母材80はスロット8
2の部分で個々の素子基板94に分割され、図15に示
す面実装型LED素子90の複数が得られるものとな
る。
た従来の面実装型LED素子90では、先ず、製造工程
においては前記スロット82の内面などに導電膜83を
形成するための無電解メッキなどの手段が加工コストが
高価で且つ加工時間も長いものであるので、前記素子基
板母材80の生産性が低下し、結果として面実装型LE
D素子90全体がコストアップする問題点を生じてい
る。
るガラスエポキシを基材とするプリント回路基板を利用
した素子基板母材80から形成されるものであるので熱
伝導率が低く、この素子基板94上にマウントされたL
EDチップ91に対しての放熱効果が不十分となり、面
実装型LED素子90としての連続定格電流が減格さ
れ、暗い面実装型LED素子90となる問題点も生じ、
これらの点の解決が課題とされるものとなっていた。
課題を解決するための具体的な手段として、夫々が所定
の板厚とされた導電性板材と絶縁性板材とを面方向に交
互に接合して得られたブロック体を前記面方向に直交す
る方向で適宜板厚と成るようにスライスして前記導電性
板材による導電部と絶縁性板材による絶縁部とが交互の
平行の帯状となる素子基板母材を形成し、この素子基板
母材の前記導電部には帯状の一方の縁寄りに所定ピッチ
として複数のLEDチップをマウントすると共にこのL
EDチップと、当該LEDチップがマウントされた導電
部の一方の縁と絶縁部を挾んで対峙する導電部の他の一
方の縁寄りとをワイヤで配線し、前記LEDチップとワ
イヤとを透明樹脂で覆い、その後に夫々のLEDチップ
の所定ピッチ間と、導電部のLEDチップとワイヤとの
間とで縦横に切断して成ることを特徴とする面実装型L
ED素子の製造方法、及び、上記の製造方法による面実
装型LED素子を提供することで課題を解決するもので
ある。
ED素子の製造方法を図に示す実施形態に基づいて詳細
に説明する。先ず、図1に示すものは素子基板母材10
の形成方法であり、本発明では夫々が所定の板厚とされ
た、例えば銅などの導電性部材11と、例えばガラスエ
ポキシなどの絶縁性部材12とを面方向で交互に接合し
ブロック体13(図2参照)を形成する。
に面実装型LED素子として形成された際に配線基板に
取付けるための端子部となるので溶融したハンダに対す
る親和性(濡れ性)に優れる部材であることが必要であ
る。また、前記導電性部材11と絶縁性部材12との接
合は接着材で行っても良く、或いは、熱圧着など他の方
法でも良い。
体13を上記導電性部材11(絶縁性部材12)の面と
直交する方向に適宜板厚と成るようにスライスを行え
ば、図3に示す導電部10aと絶縁部10bとが交互に
平行の帯状として配置された形状の素子基板母材10が
得られるものとなる。
っては、前記導電性部材11の枚数を奇数とし、前記絶
縁性部材12はその全てが導電性部材11で挟まれるも
の、即ち、素子基板母材10として形成されたときに、
両端が導電部10aで終るものとしておくことが、材料
の歩留りの面から好ましい。
子基板母材10を用いて面実装型LED素子1を形成す
るときの、最初の工程を示すものであり、前記導電部1
0aの最も外側となる導電部10a―には複数のLE
Dチップ2が所定のピッチPとしてマウントが行われ、
このLEDチップ2と第二番目と成る導電部10a―
との間でワイヤ3による配線が行われる。
10a―へのマウントは、導電部10a―とで挾む
第一番目の絶縁部10b―の側の縁部に寄せて行われ
るものとされ、導電部10a―へのワイヤ3の接続も
前記絶縁部10b―の側の縁部に寄せて行われるもの
とされている。
の絶縁部10b―側の縁部に寄せてはLEDチップ2
の複数がマウントされ、このLEDチップ2はワイヤ3
で第三番目の導電部10a―とで上記と同様にして配
線が行われている。このときに、前記導電部10a―
にマウントされるLEDチップ2も導電部10a―に
マウントされたLEDチップ2と同一のピッチPとさ
れ、直角の行列方向に整列するものとされている。
LEDチップ2のマウントが行われ、奇数番目の導電部
10aとこれに続く偶数番目の導電部10aとの間には
ワイヤ3による配線が行われるものとなる。ここで、例
えば第二番目の導電部10a―のように、LEDチッ
プ2のマウントとワイヤ3による配線とが行われている
場合には、LEDチップ2とワイヤ3とには後にも説明
する切断シロ(切断代)として必要充分な間隔が設けら
れている。
ようにマウントと配線とが行われた側の面は前記LED
チップ2とワイヤ3とを覆い、図5に示すように透明樹
脂によるモールド部4が形成される。その後に、前記素
子基板母材10は前記モールド部4を含みホイルカッタ
ーなどで切断が行われる。
二方向となる切断線Dに対して行われ、一方向には前記
LEDチップ2間のピッチPの中間で行われ、他の一方
向には前記LEDチップ2とワイヤ3との間隙で行わ
れ、これにより図7に示す面実装型LED素子1が得ら
れるものとなる。
LED素子1の寸法に対し、前記ホイルカッターによる
切断シロだけ広く設定することが必要となる。同様に同
一の導電部10a上にマウント及び配線が行われている
LEDチップ2とワイヤ3との間にも上記の切断シロが
必要となるものであり、逆に言えば前記導電部10aの
寸法、即ち、ブロック体13を形成するときの導電性部
材11の板厚はLEDチップ2がマウントされ、ワイヤ
3の配線が行われた後に、尚且つ、切断シロを得るのに
充分な厚みが要求されるものとなる。
実装型LED素子1の構成について説明を行うと、前記
素子基板母材10は所定寸法に切断されて、一対の導電
部5a、5bと、前記導電部5a、5bに挟まれる絶縁
部5cとで構成される素子基板5を有するものとなり、
このときに、導電部5a、5b、絶縁部5cは共に素子
基板5と同じ厚さを有するものとなっている。
LEDチップ2をマウントするための従来例で称するパ
ット部として機能し、底面及び絶縁部5cと接続してい
る以外の3面の側面の全てが従来例の端子部として機能
し、同様に導電部5bにおいては上面が従来例の配線部
として機能し、底面及び3面の側面が端子部として機能
するものとなる。
本発明の作用及び効果について説明を行えば、先ず、製
造工程中においては、導電部10aと絶縁部10bとが
交互に平行の帯状として配置された素子基板母材10と
したことで、従来は素子基板母材の上面と底面との電気
的な接続を行うために必要とされていたスロットの加
工、側面及びスロットの内面への無電解メッキなどの工
程が不要となり、生産工程の簡素化が可能となる。
実装型LED素子1では、LEDチップ2は金属など熱
伝導性に優れる部材で上面から底面まで一体として形成
されている導電部5aにマウントされているので、この
面実装型LED素子1を取付けた回路基板(図示せず)
など外部に対する放熱効率が向上する。
は効率良く回路基板など外部に放熱されるものとなり、
同じ上昇温度を許容する場合には流せる電流値が増える
ものとなるので、従来例のものと比較して連続定格電流
値の増加が可能となり、明るい面実装型LED素子1の
提供を可能とする。
一体化されたことで、端子部としては底面と3面の側面
との都合4面が使用可能となり、回路基板に取り付ける
ときの面積が増加して取付強度が向上する。更には、従
来の素子基板は端子部の側面が無電解メッキで形成され
剥離などを生じ易いものであったのに対し、本発明では
導電部10aの一体化によりその発生を根絶し信頼性の
向上も可能とする。
あり、前の実施形態(図1参照)ではブロック体13は
夫々が板状の導電性部材11と絶縁性部材12とを交互
に貼り合わせるものとしていたが、本発明はこれを限定
するものでなく、図示のように板状の導電性部材11の
複数を容器中などで所定間隔で平行に保持しておき、例
えばエポキシ樹脂など液体状の接着材14を導電性部材
11間に注入し、硬化させてブロック体13を形成して
も良いものである。
々が板状の導電性部材と絶縁性部材とを面方向で接合し
てブロック体とし、このブロック体を前記導電性部材と
絶縁性部材との面に直交する方向にスライスして素子基
板母材を形成し、該素子基板母材上にLEDチップのマ
ウントとワイヤによる配線を行い、モールド部でLED
チップとワイヤとを覆った後に所定位置で切断し形成す
る面実装型LED素子の製造方法としたことで、製造工
程においては素子基板母材へのスロット加工、側面及び
スロットの内面への無電解メッキなどの工程を不要と
し、工程の簡素化を可能として生産性を高め、面実装型
LED素子のコストダウンに極めて優れた効果を奏する
ものである。
実装型LED素子1は、LEDチップが金属など熱伝導
性に優れる部材で上面から底面まで一体として形成され
ている導電部にマウントされるものとなり、これにより
放熱効率が向上して、連続定格電流値の増加が可能とな
り、明るい面実装型LED素子として性能向上に優れた
効果を奏する。
部としては底面と3面の側面との都合4面が使用可能と
し、回路基板に取り付けるときの面積が増加して取付強
度を向上させると共に、端子部に剥離などを生じないも
のとして面実装型LED素子の信頼性の向上にも優れた
効果を奏する。
の一実施形態における素子基板母材形成工程中の接合工
程を示す説明図である。
程を示す説明図である。
である。
明図である。
LED素子の例を一部を透視した状態で示す斜視図であ
る。
造方法の別の実施形態におけるブロック体の形成工程を
示す説明図である。
形成工程を示す断面図である。
電膜形成工程を示す断面図である。
説明図である。
ト工程を示す説明図である。
明図である。
である。
面図である。
Claims (2)
- 【請求項1】 夫々が所定の板厚とされた導電性板材と
絶縁性板材とを面方向に交互に接合して得られたブロッ
ク体を前記面方向に直交する方向で適宜板厚と成るよう
にスライスして前記導電性板材による導電部と絶縁性板
材による絶縁部とが交互の平行の帯状となる素子基板母
材を形成し、この素子基板母材の前記導電部には帯状の
一方の縁寄りに所定ピッチとして複数のLEDチップを
マウントすると共にこのLEDチップと、当該LEDチ
ップがマウントされた導電部の一方の縁と絶縁部を挾ん
で対峙する導電部の他の一方の縁寄りとをワイヤで配線
し、前記LEDチップとワイヤとを透明樹脂で覆い、そ
の後に夫々のLEDチップの所定ピッチ間と、導電部の
LEDチップとワイヤとの間とで縦横に切断して成るこ
とを特徴とする面実装型LED素子の製造方法。 - 【請求項2】 素子基板の上面にはマウント部とパット
部とが設けられ、対峙する二辺の側面及びその近傍の底
面には夫々に端子部が設けられ、前記端子部の一方がマ
ウント部に、他の一方がパット部に接続され、前記マウ
ント部にはLEDチップがマウントされ、前記LEDチ
ップと前記パット部とがワイヤで配線されて成る面実装
型LED素子において、前記素子基板は、夫々が所定の
板厚とされた導電性板材と絶縁性板材とを面方向に交互
に接合して得られたブロック体を前記面方向と直交する
方向に適宜板厚となるようにスライスして前記導電性板
材による導電部と絶縁性板材による絶縁部とが交互の帯
状となる素子基板母材からなり、該素子基板の厚さを有
する導電性部材により形成された導電部の一対で同じ厚
さを有する絶縁性部材で形成された絶縁部を挟持して接
合して形成され、一方の導電部の上面がマウント部とさ
れ、他の一方の導電部の上面がパット部とされ、夫々の
導電部の底面と前記絶縁部と接合された側面を除く3面
の側面とが端子部とされていることを特徴とする面実装
型LED素子。
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Families Citing this family (24)
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JP2001332768A (ja) * | 2000-05-22 | 2001-11-30 | Mitsubishi Cable Ind Ltd | 発光ダイオード照明具 |
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DE102007052821B4 (de) * | 2007-11-06 | 2012-10-04 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung eines Subträgers und eines optoelektronischen Bauelements |
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-
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2555265A4 (en) * | 2010-03-31 | 2016-01-13 | Point Engineering Co Ltd | OPTICAL DEVICE AND METHOD FOR THE PRODUCTION THEREOF |
US9287243B2 (en) | 2010-03-31 | 2016-03-15 | Point Engineering Co., Ltd. | Optical device and method for manufacturing same |
US9666565B2 (en) | 2010-03-31 | 2017-05-30 | Point Engineering Co., Ltd. | Optical device and method for manufacturing same |
EP3309834A1 (en) * | 2010-03-31 | 2018-04-18 | Point Engineering Co., Ltd. | Light emitting chip package |
EP3309833A1 (en) * | 2010-03-31 | 2018-04-18 | Point Engineering Co., Ltd. | Light emitting optical device |
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