JP3099717B2 - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路で構
成されるＤ／Ａ変換回路に関する。
成されるＤ／Ａ変換回路に関する。
【０００２】
【従来の技術】ディジタル制御回路では、アナログ制御
対象をディジタル信号で制御するために、ディジタル信
号をアナログ信号に変換するＤ／Ａ変換回路が用いられ
る。このＤ／Ａ変換回路では、ディジタル信号の各ビッ
トを対応するアナログ値に変換しているため、Ｄ／Ａ変
換精度を上げるためには、ビット数を増大する必要があ
り、そのために各ビット数を変換するための回路数が増
大され、回路規模が増大されることがある。
対象をディジタル信号で制御するために、ディジタル信
号をアナログ信号に変換するＤ／Ａ変換回路が用いられ
る。このＤ／Ａ変換回路では、ディジタル信号の各ビッ
トを対応するアナログ値に変換しているため、Ｄ／Ａ変
換精度を上げるためには、ビット数を増大する必要があ
り、そのために各ビット数を変換するための回路数が増
大され、回路規模が増大されることがある。
【０００３】従来のＤ／Ａ変換回路として、出力が電圧
のものと電流のものとがある。電圧を出力する構成とし
て、小久保他、「数値位相比較を用いた高速収束周波数
シンセサイザＬＳＩ」電子情報通信学会技術研究報告、
ＩＣＤ９５−１２３，１９９５年９月に記載されたもの
がある。これは、図５に示すように、２０ビットのＤ／
Ａ変換器の面積を低減するために、２０ビットの信号を
上位１２ビット、下位８ビットに分割し、上位１２ビッ
トに対してはＸエンコーダ１０１とＹエンコーダ１０２
及び電流セルマトリックス１０３で電流を出力し、これ
をオペアンプ１０４により電圧として出力する。また、
下位８ビットを補間するためにΣΔ変調器１０５に入力
する。このΣΔ変調器１０５の出力は１ビットであり、
この１ビット出力が１のときＸエンコーダ１０１が指し
示す数よりも１つだけ多い数を指定するように構成して
上位１２ビット信号との加算を行っている。しかしなが
ら、この電圧を出力するＤ／Ａ変換回路は、回路構成が
複雑であるため、回路規模が大きなものとなる。
のものと電流のものとがある。電圧を出力する構成とし
て、小久保他、「数値位相比較を用いた高速収束周波数
シンセサイザＬＳＩ」電子情報通信学会技術研究報告、
ＩＣＤ９５−１２３，１９９５年９月に記載されたもの
がある。これは、図５に示すように、２０ビットのＤ／
Ａ変換器の面積を低減するために、２０ビットの信号を
上位１２ビット、下位８ビットに分割し、上位１２ビッ
トに対してはＸエンコーダ１０１とＹエンコーダ１０２
及び電流セルマトリックス１０３で電流を出力し、これ
をオペアンプ１０４により電圧として出力する。また、
下位８ビットを補間するためにΣΔ変調器１０５に入力
する。このΣΔ変調器１０５の出力は１ビットであり、
この１ビット出力が１のときＸエンコーダ１０１が指し
示す数よりも１つだけ多い数を指定するように構成して
上位１２ビット信号との加算を行っている。しかしなが
ら、この電圧を出力するＤ／Ａ変換回路は、回路構成が
複雑であるため、回路規模が大きなものとなる。
【０００４】一方、電流を出力する構成として、井倉他
「ループフィルタをディジタル化した省面積ＰＬＬ回
路」１９９５年電子情報通信学会総合大会、Ｃ−６１
２，１９９５年３月に記載されたものがある。これは、
図６に示すように、各ビットに対応して重み付けがなさ
れたＭＯＳＦＥＴ２０１〜２０６と、これちＭＯＳＦＥ
Ｔのソース・ドレイン電流を電流として出力するｐＭＯ
ＳＦＥＴ２０７，２０８とｎＭＯＳＦＥＴ２０９とで構
成されたものである。
「ループフィルタをディジタル化した省面積ＰＬＬ回
路」１９９５年電子情報通信学会総合大会、Ｃ−６１
２，１９９５年３月に記載されたものがある。これは、
図６に示すように、各ビットに対応して重み付けがなさ
れたＭＯＳＦＥＴ２０１〜２０６と、これちＭＯＳＦＥ
Ｔのソース・ドレイン電流を電流として出力するｐＭＯ
ＳＦＥＴ２０７，２０８とｎＭＯＳＦＥＴ２０９とで構
成されたものである。
【０００５】
【発明が解決しようとする課題】図６のＤ／Ａ変換回路
は、図５の回路に比較して回路構成が簡略化できるもの
の、ビットに対応した重み付けの電流源としてのＭＯＳ
ＦＥＴ２０１〜２０６を構成するためには、ディジタル
値をＮとしたときに２N 倍のゲート幅のＭＯＳＦＥＴが
必要となる。例えば、９ビットの場合には、図３（ａ）
に示されるように、２５６，１２８，６４，３２，１
６，８，４，２，１の各ゲート幅のＭＯＳＦＥＴが必要
とされ、特に２５６，１２８，６４のゲート幅のＭＯＳ
ＦＥＴはその占有面積が極めて大きなものとなり、Ｄ／
Ａ変換回路の小型化が困難になる。このように、従来の
電流型のＤ／Ａ変換回路では、ビット数が増大されると
面積が指数的に増大され、Ｄ／Ａ変換回路の小型化が困
難になるという問題がある。
は、図５の回路に比較して回路構成が簡略化できるもの
の、ビットに対応した重み付けの電流源としてのＭＯＳ
ＦＥＴ２０１〜２０６を構成するためには、ディジタル
値をＮとしたときに２N 倍のゲート幅のＭＯＳＦＥＴが
必要となる。例えば、９ビットの場合には、図３（ａ）
に示されるように、２５６，１２８，６４，３２，１
６，８，４，２，１の各ゲート幅のＭＯＳＦＥＴが必要
とされ、特に２５６，１２８，６４のゲート幅のＭＯＳ
ＦＥＴはその占有面積が極めて大きなものとなり、Ｄ／
Ａ変換回路の小型化が困難になる。このように、従来の
電流型のＤ／Ａ変換回路では、ビット数が増大されると
面積が指数的に増大され、Ｄ／Ａ変換回路の小型化が困
難になるという問題がある。
【０００６】本発明の目的は、回路構成の簡略化を可能
とし、かつ小型化を可能にしたＤ／Ａ変換回路を提供す
ることにある。
とし、かつ小型化を可能にしたＤ／Ａ変換回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明のＤ／Ａ変換回路
は、Ｎ３ビットのＤ／Ａ（ディジタル／アナログ）変換
回路において、上位Ｎ１ビットの電流源と、下位Ｎ２ビ
ット（Ｎ１＋Ｎ２＝Ｎ３）の電流源とを備え、前記下位
Ｎ２ビットの電流源の電流の１／２N2を前記上位Ｎ１ビ
ットの電流源の電流に加算するＤ／Ａ変換回路におい
て、前記上位Ｎ１ビットに入力されるディジタル値の値
によって前記下位Ｎ２ビットの電流源の電流を補正する
手段を備えることを特徴とする。すなわち、上位Ｎ１ビ
ットの電流源は、Ｎ１ビットの制御信号がそれぞれゲー
トに入力される複数のＭＯＳＦＥＴからなる第１のＭＯ
ＳＦＥＴ群と、この第１のＭＯＳＦＥＴ群の各ＭＯＳＦ
ＥＴにそれぞれソース・ドレインが縦続接続されゲート
にＤＣ電源が接続された複数のＭＯＳＦＥＴからなる第
２のＭＯＳＦＥＴ群とで構成され、下位Ｎ２ビットの電
流源は、Ｎ２ビットの制御信号がそれぞれゲートに入力
されドレインが共通接続された複数のＭＯＳＦＥＴから
なる第３のＭＯＳＦＥＴ群と、この第３のＭＯＳＦＥＴ
群の共通ドレイン端にソース・ドレインが縦続接続され
てゲートにＤＣ電源が接続された２以上のＭＯＳＦＥＴ
からなる第４のＭＯＳＦＥＴ群とで構成され、前記第４
のＭＯＳＦＥＴ群はソースに前記第３のＭＯＳＦＥＴ群
のドレインを、ゲートにＤＣ電源を、ドレインに前記第
２のＭＯＳＦＥＴ群のドレインをそれぞれ接続した第１
分割のＭＯＳＦＥＴと、ソースに前記第３のＭＯＳＦＥ
Ｔ群のドレインを、ゲートにＤＣ電源を、ドレインに前
記第２のＭＯＳＦＥＴ群のドレインとは別のノードを接
続した第２分割のＭＯＳＦＥＴとで構成され、これら第
１分割および第２分割のＭＯＳＦＥＴで第３のＭＯＳＦ
ＥＴ群を流れる電流を分割し、第１分割のＭＯＳＦＥＴ
のドレインに１／２ N2 の電流を通流するように構成し、
さらに前記第２分割のＭＯＳＦＥＴのドレインと並列に
補正用電流源としての第５のＭＯＳＦＥＴ群を構成する
複数のＭＯＳＦＥＴの各ドレインを接続し、これら第５
のＭＯＳＦＥＴ群のゲートに前記Ｎ１ビットの制御信号
を入力させるよう構成する。
は、Ｎ３ビットのＤ／Ａ（ディジタル／アナログ）変換
回路において、上位Ｎ１ビットの電流源と、下位Ｎ２ビ
ット（Ｎ１＋Ｎ２＝Ｎ３）の電流源とを備え、前記下位
Ｎ２ビットの電流源の電流の１／２N2を前記上位Ｎ１ビ
ットの電流源の電流に加算するＤ／Ａ変換回路におい
て、前記上位Ｎ１ビットに入力されるディジタル値の値
によって前記下位Ｎ２ビットの電流源の電流を補正する
手段を備えることを特徴とする。すなわち、上位Ｎ１ビ
ットの電流源は、Ｎ１ビットの制御信号がそれぞれゲー
トに入力される複数のＭＯＳＦＥＴからなる第１のＭＯ
ＳＦＥＴ群と、この第１のＭＯＳＦＥＴ群の各ＭＯＳＦ
ＥＴにそれぞれソース・ドレインが縦続接続されゲート
にＤＣ電源が接続された複数のＭＯＳＦＥＴからなる第
２のＭＯＳＦＥＴ群とで構成され、下位Ｎ２ビットの電
流源は、Ｎ２ビットの制御信号がそれぞれゲートに入力
されドレインが共通接続された複数のＭＯＳＦＥＴから
なる第３のＭＯＳＦＥＴ群と、この第３のＭＯＳＦＥＴ
群の共通ドレイン端にソース・ドレインが縦続接続され
てゲートにＤＣ電源が接続された２以上のＭＯＳＦＥＴ
からなる第４のＭＯＳＦＥＴ群とで構成され、前記第４
のＭＯＳＦＥＴ群はソースに前記第３のＭＯＳＦＥＴ群
のドレインを、ゲートにＤＣ電源を、ドレインに前記第
２のＭＯＳＦＥＴ群のドレインをそれぞれ接続した第１
分割のＭＯＳＦＥＴと、ソースに前記第３のＭＯＳＦＥ
Ｔ群のドレインを、ゲートにＤＣ電源を、ドレインに前
記第２のＭＯＳＦＥＴ群のドレインとは別のノードを接
続した第２分割のＭＯＳＦＥＴとで構成され、これら第
１分割および第２分割のＭＯＳＦＥＴで第３のＭＯＳＦ
ＥＴ群を流れる電流を分割し、第１分割のＭＯＳＦＥＴ
のドレインに１／２ N2 の電流を通流するように構成し、
さらに前記第２分割のＭＯＳＦＥＴのドレインと並列に
補正用電流源としての第５のＭＯＳＦＥＴ群を構成する
複数のＭＯＳＦＥＴの各ドレインを接続し、これら第５
のＭＯＳＦＥＴ群のゲートに前記Ｎ１ビットの制御信号
を入力させるよう構成する。
【０００８】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明の一実施形態の
回路図であり、９ビットのディジタル値に対応するアナ
ログ電流を出力する電流型のＤ／Ａ変換回路として構成
した例である。そして、この９ビットを上位６ビットと
下位３ビットに分割し、上位６ビットの電流源と下位３
ビットの電流源として構成する。すなわち、多数個のｎ
ＭＯＳＦＥＴ１，２は、それぞれ１単位のゲート幅のｎ
ＭＯＳＦＥＴとして構成されており、これらのｎＭＯＳ
ＦＥＴ１，２のうち、所要の個数のソース・ドレイン及
びゲートをそれぞれ並列接続することで、同個数倍のゲ
ート幅のＭＯＳＦＥＴとして構成し、ゲート幅が異なる
ＭＯＳＦＥＴと等価なＭＯＳＦＥＴを構成している。こ
こでは、この多数個のｎＭＯＳＦＥＴ１，２に対して、
図３（ｂ）に示すように、上位６ビットでは、ｎＭＯＳ
ＦＥＴ１，２の組をそれぞれ３２個、１６個、８個、４
個、２個、１個の並列接続構造とすることで、それぞれ
ゲート幅が同個数に比例した重み付けされたＭＯＳＦＥ
ＴＱ１１〜Ｑ１６を構成している。同様に、下位３ビッ
トにおいても、４個、２個、１個のｎＭＯＳＦＥＴ１，
２の組をそれぞれ並列接続してＭＯＳＦＥＴＱ１７〜Ｑ
１９を構成している。
図面を参照して説明する。図１は本発明の一実施形態の
回路図であり、９ビットのディジタル値に対応するアナ
ログ電流を出力する電流型のＤ／Ａ変換回路として構成
した例である。そして、この９ビットを上位６ビットと
下位３ビットに分割し、上位６ビットの電流源と下位３
ビットの電流源として構成する。すなわち、多数個のｎ
ＭＯＳＦＥＴ１，２は、それぞれ１単位のゲート幅のｎ
ＭＯＳＦＥＴとして構成されており、これらのｎＭＯＳ
ＦＥＴ１，２のうち、所要の個数のソース・ドレイン及
びゲートをそれぞれ並列接続することで、同個数倍のゲ
ート幅のＭＯＳＦＥＴとして構成し、ゲート幅が異なる
ＭＯＳＦＥＴと等価なＭＯＳＦＥＴを構成している。こ
こでは、この多数個のｎＭＯＳＦＥＴ１，２に対して、
図３（ｂ）に示すように、上位６ビットでは、ｎＭＯＳ
ＦＥＴ１，２の組をそれぞれ３２個、１６個、８個、４
個、２個、１個の並列接続構造とすることで、それぞれ
ゲート幅が同個数に比例した重み付けされたＭＯＳＦＥ
ＴＱ１１〜Ｑ１６を構成している。同様に、下位３ビッ
トにおいても、４個、２個、１個のｎＭＯＳＦＥＴ１，
２の組をそれぞれ並列接続してＭＯＳＦＥＴＱ１７〜Ｑ
１９を構成している。
【０００９】そして、前記上位６ビットを構成する各Ｍ
ＯＳＦＥＴＱ１１〜Ｑ１６の各ｎＭＯＳＦＥＴ１のゲー
トにはそれぞれ上位６ビットの信号が入力されるように
接続が行われて第１のＭＯＳＦＥＴ群が構成される。ま
た、各ＭＯＳＦＥＴＱ１１〜Ｑ１６の各ｎＭＯＳＦＥＴ
２のゲートにはＤＣ電源が接続され第２のＭＯＳＦＥＴ
群が構成される。なお、第１および第２のＭＯＳＦＥＴ
群を構成する個々のｎＭＯＳＦＥＴ１，２はカスコード
接続されており、これによりチャネル長変調がｇｄ／ｇ
ｍ（ｇｄはｎＭＯＳＦＥＴ１０２のドレインコンダクタ
ンス、ｇｍは同じく相互コンダクタンス）倍になり、ｇ
ｄ＜ｇｍであるので、線形性が向上する。また、上位６
ビットの第２のＭＯＳＦＥＴ群の各ドレインは共通に接
続されており、ドレイン電流をＤ／Ａ変換回路の出力と
する出力ｐＭＯＳＦＥＴ３のソースに接続されている。
なお、上位６ビットを構成する各ＭＯＳＦＥＴＱ１１〜
Ｑ１６のソース・ドレイン電流が加算された電流値をＩ
１とする。
ＯＳＦＥＴＱ１１〜Ｑ１６の各ｎＭＯＳＦＥＴ１のゲー
トにはそれぞれ上位６ビットの信号が入力されるように
接続が行われて第１のＭＯＳＦＥＴ群が構成される。ま
た、各ＭＯＳＦＥＴＱ１１〜Ｑ１６の各ｎＭＯＳＦＥＴ
２のゲートにはＤＣ電源が接続され第２のＭＯＳＦＥＴ
群が構成される。なお、第１および第２のＭＯＳＦＥＴ
群を構成する個々のｎＭＯＳＦＥＴ１，２はカスコード
接続されており、これによりチャネル長変調がｇｄ／ｇ
ｍ（ｇｄはｎＭＯＳＦＥＴ１０２のドレインコンダクタ
ンス、ｇｍは同じく相互コンダクタンス）倍になり、ｇ
ｄ＜ｇｍであるので、線形性が向上する。また、上位６
ビットの第２のＭＯＳＦＥＴ群の各ドレインは共通に接
続されており、ドレイン電流をＤ／Ａ変換回路の出力と
する出力ｐＭＯＳＦＥＴ３のソースに接続されている。
なお、上位６ビットを構成する各ＭＯＳＦＥＴＱ１１〜
Ｑ１６のソース・ドレイン電流が加算された電流値をＩ
１とする。
【００１０】一方、下位３ビットを構成するＭＯＳＦＥ
ＴＱ１７〜Ｑ１９は、前記上位６ビットと同様に前記し
た並列接続の個数に伴う重み付けがなされており、その
うちｎＭＯＳＦＥＴ１のゲートには並列接続された各Ｍ
ＯＳＦＥＴ毎にそれぞれ下位３ビットの信号が接続さ
れ、第３のＭＯＳＦＥＴ群が構成される。また、この第
３のＭＯＳＦＥＴ群の各ドレインは全て共通に接続さ
れ、その上で複数個のｎＭＯＳＦＥＴ２からなる第４の
ＭＯＳＦＥＴ群のソースに接続されている。この第４の
ＭＯＳＦＥＴ群は、ゲートには上位６ビットと同様にＤ
Ｃ電源が接続されるが、ここでは、ゲートを並列接続し
た８個のｎＭＯＳＦＥＴ２のうち、１個のｎＭＯＳＦＥ
Ｔ２からなる第１分割のＭＯＳＦＥＴＱ３１と、７個の
ｎＭＯＳＦＥＴ２からなる第２分割のＭＯＳＦＥＴＱ３
２とで分割構成し、結果として第１分割および第２分割
のＭＯＳＦＥＴＱ３１，Ｑ３２のゲート幅の比が１：７
になるように構成している。
ＴＱ１７〜Ｑ１９は、前記上位６ビットと同様に前記し
た並列接続の個数に伴う重み付けがなされており、その
うちｎＭＯＳＦＥＴ１のゲートには並列接続された各Ｍ
ＯＳＦＥＴ毎にそれぞれ下位３ビットの信号が接続さ
れ、第３のＭＯＳＦＥＴ群が構成される。また、この第
３のＭＯＳＦＥＴ群の各ドレインは全て共通に接続さ
れ、その上で複数個のｎＭＯＳＦＥＴ２からなる第４の
ＭＯＳＦＥＴ群のソースに接続されている。この第４の
ＭＯＳＦＥＴ群は、ゲートには上位６ビットと同様にＤ
Ｃ電源が接続されるが、ここでは、ゲートを並列接続し
た８個のｎＭＯＳＦＥＴ２のうち、１個のｎＭＯＳＦＥ
Ｔ２からなる第１分割のＭＯＳＦＥＴＱ３１と、７個の
ｎＭＯＳＦＥＴ２からなる第２分割のＭＯＳＦＥＴＱ３
２とで分割構成し、結果として第１分割および第２分割
のＭＯＳＦＥＴＱ３１，Ｑ３２のゲート幅の比が１：７
になるように構成している。
【００１１】そして、これら第１分割および第２分割の
ＭＯＳＦＥＴＱ３１，Ｑ３２のソースは共通に第３のＭ
ＯＳＦＥＴ群のドレインに接続されるが、第１分割のＭ
ＯＳＦＥＴＱ３１のドレインは前記上位６ビットの第２
のＭＯＳＦＥＴ群のドレインと共通に接続され、第２分
割のＭＯＳＦＥＴＱ３２のドレインは独立した電流源と
してのｐＭＯＳＦＥＴ４のソースに接続されている。こ
の結果、下位３ビットの第３のＭＯＳＦＥＴ群のドレイ
ン電流Ｉ２が第１分割および第２分割のＭＯＳＦＥＴＱ
３１，Ｑ３２によって１：７に分割され、第１分割のＭ
ＯＳＦＥＴＱ３１には１２の１／８のドレイン電流が流
れ、これが第１および第２のＭＯＳＦＥＴ群のドレイン
電流に加えられることになる。
ＭＯＳＦＥＴＱ３１，Ｑ３２のソースは共通に第３のＭ
ＯＳＦＥＴ群のドレインに接続されるが、第１分割のＭ
ＯＳＦＥＴＱ３１のドレインは前記上位６ビットの第２
のＭＯＳＦＥＴ群のドレインと共通に接続され、第２分
割のＭＯＳＦＥＴＱ３２のドレインは独立した電流源と
してのｐＭＯＳＦＥＴ４のソースに接続されている。こ
の結果、下位３ビットの第３のＭＯＳＦＥＴ群のドレイ
ン電流Ｉ２が第１分割および第２分割のＭＯＳＦＥＴＱ
３１，Ｑ３２によって１：７に分割され、第１分割のＭ
ＯＳＦＥＴＱ３１には１２の１／８のドレイン電流が流
れ、これが第１および第２のＭＯＳＦＥＴ群のドレイン
電流に加えられることになる。
【００１２】なお、この実施形態では、上位６ビットの
電流Ｉ１が変化されたときに、電流源ｐＭＯＳＦＥＴ４
の電流が一定であると、前記した第１分割および第２分
割のＭＯＳＦＥＴＱ３１，Ｑ３２による１：７の電流比
にずれが生じるため、これを補正するためにソース・ド
レインが縦続接続された複数対のｎＭＯＳＦＥＴ１，２
で構成されたＭＯＳＦＥＴＱ４１〜Ｑ４６からなる第５
のＭＯＳＦＥＴ群のドレインが前記第４のＭＯＳＦＥＴ
群の第２分割ＭＯＳＦＥＴＱ３２のドレインに接続され
ている。そして、ｎＭＯＳＦＥＴ２のゲートには前記Ｄ
Ｃ電源が接続され、ｎＭＯＳＦＥＴ１のゲートは前記上
位６ビットの第１のＭＯＳＦＥＴ群の各ビット入力がそ
れぞれ入力されるように構成されている。これにより、
上位６ビットの第１および第２のＭＯＳＦＥＴ群による
電流Ｉ１が変化されるのに伴って、ＭＯＳＦＥＴＱ４１
〜Ｑ４６が選択的にオンされるため、電流源ｐＭＯＳＦ
ＥＴ４の電流の一部をＭＯＳＦＥＴＱ４１〜Ｑ４６に分
流させ、前記第１および第２の分割ＭＯＳＦＥＴＱ３
１，Ｑ３２による１：７の比を一定に補償する。
電流Ｉ１が変化されたときに、電流源ｐＭＯＳＦＥＴ４
の電流が一定であると、前記した第１分割および第２分
割のＭＯＳＦＥＴＱ３１，Ｑ３２による１：７の電流比
にずれが生じるため、これを補正するためにソース・ド
レインが縦続接続された複数対のｎＭＯＳＦＥＴ１，２
で構成されたＭＯＳＦＥＴＱ４１〜Ｑ４６からなる第５
のＭＯＳＦＥＴ群のドレインが前記第４のＭＯＳＦＥＴ
群の第２分割ＭＯＳＦＥＴＱ３２のドレインに接続され
ている。そして、ｎＭＯＳＦＥＴ２のゲートには前記Ｄ
Ｃ電源が接続され、ｎＭＯＳＦＥＴ１のゲートは前記上
位６ビットの第１のＭＯＳＦＥＴ群の各ビット入力がそ
れぞれ入力されるように構成されている。これにより、
上位６ビットの第１および第２のＭＯＳＦＥＴ群による
電流Ｉ１が変化されるのに伴って、ＭＯＳＦＥＴＱ４１
〜Ｑ４６が選択的にオンされるため、電流源ｐＭＯＳＦ
ＥＴ４の電流の一部をＭＯＳＦＥＴＱ４１〜Ｑ４６に分
流させ、前記第１および第２の分割ＭＯＳＦＥＴＱ３
１，Ｑ３２による１：７の比を一定に補償する。
【００１３】したがって、この構成のＤ／Ａ変換回路で
は、出力ｐＭＯＳＦＥＴ３には上位６ビットのＭＯＳＦ
ＥＴＱ１１〜Ｑ１６による電流Ｉ１に、下位３ビットの
ＭＯＳＦＥＴＱ１７〜Ｑ１９による電流Ｉ２を１：７で
分割した電流１／８・Ｉ２が加えられるので、結局Ｉ１
＋１／８・Ｉ２の電流が流れることになる。これによ
り、上位６ビットに対して下位３ビットによる補間が実
現される。図２はこれを一般的に示す図であり、Ｎ３ビ
ットのＤ／Ａ変換回路を上位Ｎ１ビット、下位Ｎ２ビッ
ト（Ｎ３＝Ｎ１＋Ｎ２）に分割し、上位Ｎ１ビットの電
流Ｉ１に、下位Ｎ２ビットの電流Ｉ２の１／２N2を加え
てＩ１＋１／２N2・Ｉ２の電流を出力するようにし、上
位Ｎ１ビットに対して下位Ｎ２ビットによる保管が実現
される。
は、出力ｐＭＯＳＦＥＴ３には上位６ビットのＭＯＳＦ
ＥＴＱ１１〜Ｑ１６による電流Ｉ１に、下位３ビットの
ＭＯＳＦＥＴＱ１７〜Ｑ１９による電流Ｉ２を１：７で
分割した電流１／８・Ｉ２が加えられるので、結局Ｉ１
＋１／８・Ｉ２の電流が流れることになる。これによ
り、上位６ビットに対して下位３ビットによる補間が実
現される。図２はこれを一般的に示す図であり、Ｎ３ビ
ットのＤ／Ａ変換回路を上位Ｎ１ビット、下位Ｎ２ビッ
ト（Ｎ３＝Ｎ１＋Ｎ２）に分割し、上位Ｎ１ビットの電
流Ｉ１に、下位Ｎ２ビットの電流Ｉ２の１／２N2を加え
てＩ１＋１／２N2・Ｉ２の電流を出力するようにし、上
位Ｎ１ビットに対して下位Ｎ２ビットによる保管が実現
される。
【００１４】この結果、この実施形態では、９ビットの
Ｄ／Ａ変換回路を構成した場合に、必要とされる１単位
のｎＭＯＳＦＥＴの個数は、図３（ｂ）に示したよう
に、上位６ビットではｎＭＯＳＦＥＴ１，２がいずれも
３２，１６，８，４，２，１個であり、下位３ビットで
はｎＭＯＳＦＥＴ１が４，２，１個、ｎＭＯＳＦＥＴ２
が８個であり、これに補正用としてｎＭＯＳＦＥＴ１，
２がそれぞれ６個である。これに対し、従来の方式で
は、図３（ａ）のように、９ビットでは、ｎＭＯＳＦＥ
Ｔ１，２がそれぞれ２５６，１２８，６４，３２，１
６，８，４，２，１個必要であり、必要とされるＭＯＳ
ＦＥＴの数が格段に低減され、小型化が実現できる。
Ｄ／Ａ変換回路を構成した場合に、必要とされる１単位
のｎＭＯＳＦＥＴの個数は、図３（ｂ）に示したよう
に、上位６ビットではｎＭＯＳＦＥＴ１，２がいずれも
３２，１６，８，４，２，１個であり、下位３ビットで
はｎＭＯＳＦＥＴ１が４，２，１個、ｎＭＯＳＦＥＴ２
が８個であり、これに補正用としてｎＭＯＳＦＥＴ１，
２がそれぞれ６個である。これに対し、従来の方式で
は、図３（ａ）のように、９ビットでは、ｎＭＯＳＦＥ
Ｔ１，２がそれぞれ２５６，１２８，６４，３２，１
６，８，４，２，１個必要であり、必要とされるＭＯＳ
ＦＥＴの数が格段に低減され、小型化が実現できる。
【００１５】図４は本発明の第２の実施形態を示してお
り、図１の第１の実施形態と等価に部分には同一符号を
付してある。ここでは、Ｎ１ビットおよびＮ２ビットの
各電流源を構成するための第１ないし第４の各ＭＯＳ群
をｐＭＯＳＦＥＴで構成している。この実施形態では、
電源の極性が異なる他は基本的な構成及び動作は第１の
実施形態と同じであり、詳細な説明は省略する。
り、図１の第１の実施形態と等価に部分には同一符号を
付してある。ここでは、Ｎ１ビットおよびＮ２ビットの
各電流源を構成するための第１ないし第４の各ＭＯＳ群
をｐＭＯＳＦＥＴで構成している。この実施形態では、
電源の極性が異なる他は基本的な構成及び動作は第１の
実施形態と同じであり、詳細な説明は省略する。
【００１６】なお、前記実施形態では、電流源としての
第１ないし第３のＭＯＳＦＥＴ群におけるビットに対す
る異なる重み付けを構成するＭＯＳＦＥＴとして、１単
位のゲート幅のｎＭＯＳＦＥＴをそれぞれ異なる個数で
並列接続した構成を示しているが、個々のゲート幅がそ
れぞれ重み付けに比例した幅寸法で形成されたゲート幅
の異なるＭＯＳＦＥＴを用いてもよいことは言うまでも
ない。
第１ないし第３のＭＯＳＦＥＴ群におけるビットに対す
る異なる重み付けを構成するＭＯＳＦＥＴとして、１単
位のゲート幅のｎＭＯＳＦＥＴをそれぞれ異なる個数で
並列接続した構成を示しているが、個々のゲート幅がそ
れぞれ重み付けに比例した幅寸法で形成されたゲート幅
の異なるＭＯＳＦＥＴを用いてもよいことは言うまでも
ない。
【００１７】
【発明の効果】以上説明したように本発明は、Ｎ３ビッ
トの電流型Ｄ／Ａ変換回路において、Ｎ３ビットを上位
Ｎ１ビットと下位Ｎ２ビットに分割したＮ１ビットとＮ
２ビットの電流源で構成され、Ｎ２ビットの電流の１／
２N2をＮ１ビットの電流に加算するとともに、前記上位
Ｎ１ビットに入力されるディジタル値の値によって前記
下位Ｎ２ビットの電流源の電流を補正する手段を備えて
いるので、下位Ｎ２ビットにより上位ビットの補間を行
いＮ３ビットのＤ／Ａ変換が可能となる。これにより、
ＭＯＳＦＥＴの最大ゲート幅を２N3から２N2あるいは２
N1に低減でき、占有面積が小さく、小型化を可能にした
Ｄ／Ａ変換回路が実現できる。
トの電流型Ｄ／Ａ変換回路において、Ｎ３ビットを上位
Ｎ１ビットと下位Ｎ２ビットに分割したＮ１ビットとＮ
２ビットの電流源で構成され、Ｎ２ビットの電流の１／
２N2をＮ１ビットの電流に加算するとともに、前記上位
Ｎ１ビットに入力されるディジタル値の値によって前記
下位Ｎ２ビットの電流源の電流を補正する手段を備えて
いるので、下位Ｎ２ビットにより上位ビットの補間を行
いＮ３ビットのＤ／Ａ変換が可能となる。これにより、
ＭＯＳＦＥＴの最大ゲート幅を２N3から２N2あるいは２
N1に低減でき、占有面積が小さく、小型化を可能にした
Ｄ／Ａ変換回路が実現できる。
【図１】本発明のＤ／Ａ変換回路の第１の実施形態の回
路図である。
路図である。
【図２】本発明による下位ビットによる補間を説明する
ための図である。
ための図である。
【図３】本発明と従来技術でのＭＯＳＦＥＴ群のゲート
幅の違いを示すための図である。
幅の違いを示すための図である。
【図４】本発明の第２の実施形態の回路図である。
【図５】従来の電圧型Ｄ／Ａ変換回路の一例の回路図で
ある。
ある。
【図６】従来の電流型Ｄ／Ａ変換回路の一例の回路図で
ある。
ある。
１，２ ｎＭＯＳＦＥＴ ３，４ ｐＭＯＳＦＥＴ Ｑ１１〜Ｑ１６ 上位６ビットＭＯＳＦＥＴ Ｑ１７〜Ｑ１９ 下位３ビットＭＯＳＦＥＴ Ｑ２１〜Ｑ２６ 上位６ビットＭＯＳＦＥＴ Ｑ３１，Ｑ３２ 第１，第２の各分割ＭＯＳＦＥＴ Ｑ４１〜Ｑ４６ 補間用のＭＯＳＦＥＴ
Claims (2)
- 【請求項１】 Ｎ３ビットのＤ／Ａ（ディジタル／アナ
ログ）変換回路において、上位Ｎ１ビットの電流源と、
下位Ｎ２ビット（Ｎ１＋Ｎ２＝Ｎ３）の電流源とを備
え、前記下位Ｎ２ビットの電流源の電流の１／２N2を前
記上位Ｎ１ビットの電流源の電流に加算するＤ／Ａ変換
回路において、前記上位Ｎ１ビットに入力されるディジ
タル値の値によって前記下位Ｎ２ビットの電流源の電流
を補正する手段を備えることを特徴とするＤ／Ａ変換回
路。 - 【請求項２】 前記上位Ｎ１ビットの電流源は、Ｎ１ビ
ットの制御信号がそれぞれゲートに入力される複数のＭ
ＯＳＦＥＴからなる第１のＭＯＳＦＥＴ群と、この第１
のＭＯＳＦＥＴ群の各ＭＯＳＦＥＴにそれぞれソース・
ドレインが縦続接続されゲートにＤＣ電源が接続された
複数のＭＯＳＦＥＴからなる第２のＭＯＳＦＥＴ群とで
構成され、前記下位Ｎ２ビットの電流源は、Ｎ２ビット
の制御信号がそれぞれゲートに入力されかつドレインが
共通接続された複数のＭＯＳＦＥＴからなる第３のＭＯ
ＳＦＥＴ群と、前記第３のＭＯＳＦＥＴ群の共通ドレイ
ン端にソースが縦続接続されてゲートにＤＣ電源が接続
された２以上のＭＯＳＦＥＴからなる第４のＭＯＳＦＥ
Ｔ群とで構成され、前記第４のＭＯＳＦＥＴ群はソース
に前記第３のＭＯＳＦＥＴ群のドレインを、ゲートにＤ
Ｃ電源を、ドレインに前記第２のＭＯＳＦＥＴ群のドレ
インをそれぞれ接続した第１分割のＭＯＳＦＥＴと、ソ
ースに前記第３のＭＯＳＦＥＴ群のドレインを、ゲート
にＤＣ電源を、ドレインに前記第２のＭＯＳＦＥＴ群の
ドレインとは別のノードを接続した第２分割のＭＯＳＦ
ＥＴとで構成され、これら第１分割および第２分割のＭ
ＯＳＦＥＴで第３のＭＯＳＦＥＴ群を流れる電流を分割
し、第１分割のＭＯＳＦＥＴのドレインに１／２ N2 の電
流を通流するように構成し、さらに前記第２分割のＭＯ
ＳＦＥＴのドレインと並列に補正用電流源としての第５
のＭＯＳＦＥＴ群を構成する複数のＭＯＳＦＥＴの各ド
レインを接続し、これら第５のＭＯＳＦＥＴ群のゲート
に前記Ｎ１ビットの制御信号を入力させるよう構成した
ことを特徴とするＤ／Ａ変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08027076A JP3099717B2 (ja) | 1996-02-14 | 1996-02-14 | Ｄ／ａ変換回路 |
| US08/799,476 US5844511A (en) | 1996-02-14 | 1997-02-12 | Integrated circuit D/A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08027076A JP3099717B2 (ja) | 1996-02-14 | 1996-02-14 | Ｄ／ａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09223967A JPH09223967A (ja) | 1997-08-26 |
| JP3099717B2 true JP3099717B2 (ja) | 2000-10-16 |
Family
ID=12210990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08027076A Expired - Fee Related JP3099717B2 (ja) | 1996-02-14 | 1996-02-14 | Ｄ／ａ変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5844511A (ja) |
| JP (1) | JP3099717B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509855B1 (en) * | 2000-06-28 | 2003-01-21 | Intel Corporation | Digital-to-analog cell having reduced power consumption and method therefor |
| JP2003150115A (ja) * | 2001-08-29 | 2003-05-23 | Seiko Epson Corp | 電流生成回路、半導体集積回路、電気光学装置および電子機器 |
| WO2003092165A1 (en) | 2002-04-26 | 2003-11-06 | Toshiba Matsushita Display Technology Co., Ltd. | Semiconductor circuits for driving current-driven display and display |
| US6703956B1 (en) * | 2003-01-08 | 2004-03-09 | Agilent Technologies, Inc. | Technique for improved linearity of high-precision, low-current digital-to-analog converters |
| JP4262997B2 (ja) * | 2003-02-14 | 2009-05-13 | 三菱電機株式会社 | 表示装置およびそれにおける表示方法 |
| DE60312641T2 (de) * | 2003-03-31 | 2007-11-29 | Ami Semiconductor Belgium Bvba | Ein stromgesteuerter Digital Analog Wandler mit gleichbleibender Genauigkeit |
| JP4649332B2 (ja) * | 2003-05-07 | 2011-03-09 | 東芝モバイルディスプレイ株式会社 | 電流出力型半導体回路、および表示装置 |
| KR100670137B1 (ko) * | 2004-10-08 | 2007-01-16 | 삼성에스디아이 주식회사 | 디지털/아날로그 컨버터와 이를 이용한 표시 장치 및 그표시 패널과 구동 방법 |
| KR100658619B1 (ko) * | 2004-10-08 | 2006-12-15 | 삼성에스디아이 주식회사 | 디지털/아날로그 컨버터와 이를 이용한 표시 장치 및 그표시 패널과 구동 방법 |
| JP4960216B2 (ja) * | 2007-12-28 | 2012-06-27 | ルネサスエレクトロニクス株式会社 | Ｄ／ａ変換回路 |
| KR101831696B1 (ko) * | 2011-12-06 | 2018-02-23 | 삼성전자주식회사 | 디지털-아날로그 변환 장치 및 동작 방법 |
| JP5639106B2 (ja) * | 2012-03-30 | 2014-12-10 | 旭化成エレクトロニクス株式会社 | Ｄ／ａ変換器 |
| US11775000B2 (en) | 2021-06-22 | 2023-10-03 | Nxp B.V. | Circuit with selectively implementable current mirror circuitry |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4594577A (en) * | 1980-09-02 | 1986-06-10 | American Microsystems, Inc. | Current mirror digital to analog converter |
| US5001484A (en) * | 1990-05-08 | 1991-03-19 | Triquint Semiconductor, Inc. | DAC current source bias equalization topology |
| US5451946A (en) * | 1993-06-28 | 1995-09-19 | Motorola Inc. | Apparatus and method for producing an analog output signal from a digital input word |
| US5446455A (en) * | 1993-12-02 | 1995-08-29 | Motorola Inc. | Auto-calibrated current-mode digital-to-analog converter and method therefor |
-
1996
- 1996-02-14 JP JP08027076A patent/JP3099717B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-12 US US08/799,476 patent/US5844511A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5844511A (en) | 1998-12-01 |
| JPH09223967A (ja) | 1997-08-26 |
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|---|---|---|---|
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