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CN1649272B - 低抖动时钟分布电路 - Google Patents

低抖动时钟分布电路 Download PDF

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CN1649272B
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Abstract

用于具有多个模数转换器(ADC)的集成电路中的低抖动时钟分布电路，包括多个级联的反相器，每个反相器包括连接到下级N通道晶体管的上级P通道晶体管。每个反相器中所述P通道和N通道晶体管的宽度比Wp/Wn等于有半导体制造过程所确定的、所述N通道和P通道晶体管的多数载流子迁移率比Un/Up的平方根。

Description

低抖动时钟分布电路
技术领域
本发明涉及时钟分布电路领域。
背景技术
对于支持高模拟输入频率的模数转换器(ADC)，采样时钟上的抖动限制了能够实现的信噪比(SNR)。在典型的ADC中，采样时钟是由外部或内部时钟源所产生的，并且被传递到构成ADC一部分的采样开关。时钟分布电路一般包括一系列反相器，反相器用于(a)将时钟传递到采样开关的，以及(b)提供采样开关所需要的足够的驱动。时钟分布电路中反相器的电源可能具有很大的噪声，这就产生了反相器输出信号中的抖动。这个抖动是出现在最终驱动采样开关的时钟信号上的总抖动的主要部分。
通常，设计反相器时考虑布局(面积最小)或者驱动。当主要考虑布局时，构成反相器的两个PMOS和NMOS设备的宽度比一般为1(即，Wp/Wn＝1)。当主要考虑驱动时，比率一般为3到4，这实质上是两个设备中多数载流子迁移率比的倒数。在用于ADC和其他模拟集成电路中时钟分布的反相器中，设备大小比一般为3到4。
涉及噪声感应抖动的现有技术包括：(a)利用低电感封装减少电源噪声，以及(b)减少耦合到电源中的开关噪声。低电感封装具有成本较高的缺点。另外，它很难将开关噪声减少到希望的程度。在所有集成电路中，总是存在功率-噪声折衷，因此，减少开关噪声可能意味着某些其他噪声可能增加。
希望减小时钟，例如用于ADC中采样的时钟中的抖动，而不会增加其他噪声，并不需要过分昂贵的封装。
发明内容
根据本发明，公开了不需要不利的功率与噪声的折衷并且不依赖于特定封装技术的低抖动时钟分布电路。时钟分布电路被用于具有多个ADC的集成电路中。
电路包括多个级联反相器，每个反相器包括连接到N通道晶体管的P通道晶体管。另外，每个反相器中的P通道和N通道晶体管宽度比Wp/Wn等于由半导体制造过程所决定的N通道和P通道晶体管的多数载流子迁移率比Un/Up的平方根。可见，平方根关系减小了设备过渡时间，并因此减小了输出信号抖动。
通过以下的详细介绍将表示本发明的其他方面、特征以及优点。
附图说明
参考以下对本发明的详细介绍，借助于附图将更全面地理解本发明，其中：
图1是根据本发明的具有低抖动时钟分布电路的集成电路的框图；
图2是图1的时钟分布电路的框图；以及
图3和4是对图2所示类型的时钟分布电路的仿真结果的图表。
具体实施方式
图1表示了包括8个模数转换器(ADC)12的集成电路10，每个模数转换器都接收单端或差分模拟输入信号ANx(x＝1到8)，并生成相应的多位数字输出信号DIx(x＝1到8)。IC 10包括接收输入采样时钟信号CLK、并将这个时钟信号的副本分布到ADC 12以控制其中的采样电路(未标出)的时钟分布电路14。
如图2所示，时钟分布电路14包括逻辑反相器16树。这个树具有8个终端支路，每个ADC 12对应一个支路。分布的第一级具有两个主支路，每个主支路具有四个反相器16，分布的第二级具有四个支路，每个支路具有两个反相器16，分布的第三级具有八个支路，每个支路具有三个反相器16。正如以下详细描述的那样，以这样的方式设计反相器16，即减小被提供到每个ADC 12的时钟信号上的抖动量。
对反相器抖动的近似分析表明抖动与过渡时间成比例。如果假设电源(VDD)具有噪声Ns，并且给定的反相器的时间常数为T，则：
反相器过渡时间＝K＊T(K为常数～3-4)
反相器输出端的抖动＝Ns＊d(K＊T)/d(VDD)
另外：
T＝R＊C
其中，C是反相器输出端的容性负载，R由下式给出：
R＝1/(W/L＊Un＊Vgst＊Cox)
其中，Un是NMOS的电子迁移率，Vgst＝VDD-Vt(NMOS的阈值电压)，Cox是氧化物容量。
因此，
抖动＝Ns＊K＊C＊L/W＊1/Un＊1/Cox＊1/(Vgst)^2
    ＝Ns/Vgst＊K＊T
在以上等式中，值Ns/Vgst是相对于电源DC电平的噪声。因此，抖动与反相器的过渡时间T成比例。因为反相器延迟也与反相器的过渡时间成比例，所以抖动也与反相器延迟成比例。因此，反相器链的延迟越小，抖动越小。
反相器链的延迟与(上升时间Tr+下降时间Tf)的和成比例，上升时间和下降时间可以被进一步表示为：
Tr＝k＊C＊Rn
Tf＝k＊C＊Rp
其中
Rn＝Ln/(Wn＊Un＊Vgst＊Cox)
Rp＝Lp/(Wp＊Up＊Vgst＊Cox)
C＝Co＊(Wn+Wp)
如果假设最小长度的晶体管被用于最高速度，则Ln＝Lp＝Lmin＝L。
相对于Wn/Wp减小Tr+Tf，则
最优的Wp/Wn＝sqrt(Un/Up)
如果Lp不等于Ln，那么C＝Co＊(Wn+Wp)+alpha＊Co＊(Wn＊Ln+Wp＊Lp)，其中alpha是对于不同半导体制造过程不同的过程参数。在这种情况下，相对于Wn/Wp减小Tr+Tf，则
最优的Wp/Wn＝sqrt(Un/Up＊Lp/Ln＊(alpha＊Ln+1)/(alpha＊Lp+1))
以下，为了简化并且因为对于上述原因通常是这样的情况，所以假设Lp＝Ln。
如上所述，于是，可见为了减少抖动，反相器中相同长度的P和N晶体管的宽度的最优比等于N和P晶体管各自多数载流子迁移率比(Un/Up)的平方根。当P和N晶体管长度不同时，则宽度的最优比等于反映晶体管不同长度的、(Un/Up)的更复杂函数的平方根。
利用(Un/Up)的平方根确定P和N晶体管的大小能够相对于根据(Un/Up)的直接比确定P和N晶体管大小的反相器产生信噪比中最高1dB的改善。
在一个实施例中，半导体制造过程产生的多数载流子迁移率比Un/Up为4，这比传统的半导体过程更大。这导致最优Wp/Wn为2。
图3和4表示所测量的抖动的仿真结果与对于这个过程的标称角(nominal corner)(图3)和弱角(weak corner)(图4)的PMOSE-NMOS比，其中假设10个反相器的链和电源上2mV的峰-峰噪声。图3和4中的纵轴最小值以上的单位为dB。结果清楚的表示了，与以上分析所预测的一样，对于Wp/Wn等于2时，抖动最小。对于远大于或远小于2的Wp/Wn值，由于在分析中假设P和N晶体管是平方律设备，所以与理论预测的偏离增加。实际上，短通道设备不遵守平方律关系。但是，这个结果对于大约1.5到大约3的范围内的Wp/Wn比有效。由图可知，当Wp/Wn值相对于希望的最小值只变化很小的量(例如，相对于2变化+/-0.5)时，抖动仍然非常小(例如，小于0.2dB左右)，这在很多应用中都是可以接受的。
对于本领域的技术人员而言，显然可以对公开的方法和装置进行修改和改变，而不会背离这里所公开的发明构思，因此除了权利要求的全部范围和实质以外，不应该视为对本发明的限制。

Claims (8)

1.一种低抖动时钟分布电路，包括：
多个级联的反相器，每个反相器包括连接到N通道晶体管的P通道晶体管，每个反相器中的P通道和N通道晶体管的通道长度基本上相等，每个反相器中的P通道和N通道晶体管的宽度比Wp/Wn基本上等于由生产所述时钟分布电路的半导体制造过程所确定的N通道和P通道晶体管的多数载流子迁移率比Un/Up的平方根。
2.根据权利要求1的低抖动时钟分布电路，其中每个反相器中的Wp/Wn比在Un/Up比的平方根的+/-25％范围内。
3.一种多通道模数转换器集成电路，包括：
多个模数转换器，每个模数转换器都具有用于接收采样时钟的时钟输入端；以及
用于将时钟信号分布到所述模数转换器的时钟输入端的时钟分布电路，所述时钟分布电路包括多个级联的反相器，每个反相器包括连接到N通道晶体管的P通道晶体管，每个反相器中的P通道和N通道晶体管的通道长度基本上相等，每个反相器中的P通道和N通道晶体管的宽度比Wp/Wn基本上等于由生产所述时钟分布电路的半导体制造过程所确定的N通道和P通道晶体管的多数载流子迁移率比Un/Up的平方根。
4.根据权利要求3的多通道模数转换器集成电路，其中每个反相器中的Wp/Wn比在Un/Up比的平方根的+/-25％范围内。
5.一种低抖动时钟分布电路，包括：
多个级联的反相器，每个反相器包括连接到N通道晶体管的P通道晶体管，每个反相器中的P通道和N通道晶体管的通道长度Lp和Ln不相等，所述N通道和P通道晶体管具有由生产所述时钟分布电路的半导体制造过程所确定的多数载流子迁移率比Un/Up，每个反相器中的P通道和N通道晶体管的宽度比Wp/Wn基本上等于(Un/Up＊Lp/Ln＊(A＊Ln+1)/(A＊Lp+1))的平方根，其中A是由所述半导体制造过程所确定的参数。
6.根据权利要求5的低抖动时钟分布电路，其中每个反相器中的Wp/Wn比在(Un/Up＊Lp/Ln＊(A＊Ln+1)/(A＊Lp+1))的平方根的+/-25％范围内。
7.一种多通道模数转换器集成电路，包括：
多个模数转换器，每个模数转换器具有用于接收采样时钟的时钟输入端；以及
用于将时钟信号分布到所述模数转换器的时钟输入端的时钟分布电路，所述时钟分布电路包括多个级联的反相器，每个反相器包括连接到N通道晶体管的P通道晶体管，每个反相器中的P通道和N通道晶体管的通道长度Lp和Ln不相等，所述N通道和P通道晶体管具有由生产所述时钟分布电路的半导体制造过程所确定的多数载流子迁移率比Un/Up，每个反相器中的P通道和N通道晶体管的宽度比Wp/Wn等于(Un/Up＊Lp/Ln＊(A＊Ln+1)/(A＊Lp+1))的平方根，其中A是由所述半导体制造过程所确定的参数。
8.根据权利要求3的多通道模数转换器集成电路，其中每个转换器中的Wp/Wn比在(Un/Up＊Lp/Ln＊(A＊Ln+1)/(A＊Lp+1))的平方根的+/-25％范围内。
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