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JP2003150115A - 電流生成回路、半導体集積回路、電気光学装置および電子機器 - Google Patents

電流生成回路、半導体集積回路、電気光学装置および電子機器

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Publication number
JP2003150115A
JP2003150115A JP2002223164A JP2002223164A JP2003150115A JP 2003150115 A JP2003150115 A JP 2003150115A JP 2002223164 A JP2002223164 A JP 2002223164A JP 2002223164 A JP2002223164 A JP 2002223164A JP 2003150115 A JP2003150115 A JP 2003150115A
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JP
Japan
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circuit
current
electro
sub
generation circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002223164A
Other languages
English (en)
Inventor
Toshiyuki Kasai
利幸 河西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Priority to EP02255886A priority patent/EP1288905A3/en
Priority to KR10-2002-0050322A priority patent/KR100479001B1/ko
Priority to TW091119589A priority patent/TW583628B/zh
Priority to CNB021421447A priority patent/CN1267875C/zh
Priority to US10/229,045 priority patent/US7088311B2/en
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Abstract

(57)【要約】 【課題】 構成がシンプルで耐久性に優れ、かつ、消費
電力の少ない電流生成回路を提供する。 【解決手段】 回路ブロックＣ１は、要素電流i11〜i1
4、i1Fを、データ（ビット）S11〜S14、S1Fに応じて適
宜選択することによって副電流Ｉout１を生成する。同
様に、回路ブロックＣ２は、要素電流i21〜i24、i2F
を、ビットS21〜S2Js4、S2Fに応じて適宜選択すること
によって副電流Ｉout２を生成し、回路ブロックＣ３
は、要素電流i31〜i34、i3Fを、ビットS31〜S34、S3Fに
応じて適宜選択することによって副電流Ｉout３を生成
し、回路ブロックＣ４は、要素電流i41〜i44を、ビット
S41〜S44に応じて適宜選択することによって副電流Ｉou
t４を生成する。そして、これらの副電流Ｉout１、Ｉou
t２、Ｉout３、Ｉout４を合成して、主電流Ｉoutとす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば有機ＥＬ
（Electronic Luminescence）パネルなどの表示パネル
の駆動に用いられる電流生成回路に関し、特に表示パネ
ルにおいて輝度を指示するディジタルデータに対して非
線形特性の電流を生成する電流生成回路に関する。
【０００２】
【従来の技術】一般に、液晶パネルでは、画素における
階調（輝度）の変化は、画素に印加される電圧に対して
比例する関係にはない。このため、液晶パネルでは、駆
動するに際して、線形で指示される画素の階調（一般に
は、ディジタルデータで規定される）に対し非線形特性
の電圧を出力し、これにより、見た目の階調変化が線形
となるような構成となっている。一方で、人間の視覚特
性は対数的または指数的な性質を持つことが一般に知ら
れており、階調としての輝度が線形的に変化していて
も、人間の目にはそれが線形的に変化しているようには
感じられないことがある。こうした事情から、電気光学
装置においては対数的または指数的な階調特性を持たせ
ることにより、人間の見た目としての線形特性を得ると
いったことがしばしば行われる。こうした一連の処理を
称してγ補正と呼ぶことがある。
【０００３】近年、有機ＥＬパネルが、次世代の表示パ
ネルとして注目されている。この理由は、有機ＥＬパネ
ルにおいて電気光学素子として用いられる有機ＥＬ素子
が単に光の透過量を変化させる液晶素子とは異なり、そ
れ自体が発光する自発光素子であるからである。このた
め、有機ＥＬパネルは、液晶パネルよりも視野角が広
く、高コントラストであり、応答速度が速いなどの優れ
た特性を有する。
【０００４】ここで、有機ＥＬ素子は、電圧駆動型の液
晶素子とは異なり、いわゆる電流駆動型の素子であるた
め、駆動に際しては、画素の階調に応じた電圧ではな
く、電流を生成する必要がある。このような電流を生成
する電流生成回路の従来例としては、例えば、図２４に
示されるような構成が挙げられる。この図において、電
流生成回路は、画素の階調を指示する６ビットのディジ
タルデータ（D0〜D5）の各々に応じて、トランジスタ２
０ａ〜２０ｆを、それぞれスイッチングすることによっ
て要素電流i1〜i6を選択するとともに、選択した要素電
流を合成して階調に応じた電流Ｉoutを得る、という電
流加算型Ｄ／Ａコンバータである。
【０００５】
【発明が解決しようとする課題】しかしながら、有機Ｅ
Ｌ素子に対しても、液晶と同様に、対数的または指数的
な階調特性を持たせるという意味でのγ補正が必要とな
るが、図２４に示した電流生成回路では、画素の階調を
指示する６ビットのディジタルデータに対して得られる
出力電流が線形特性であるため、このままでは、十分な
γ補正ができない。このような電流生成回路を用いて非
線形特性の電流を生成するには、例えば、複数の電圧源
を予め用意して、トランジスタ２０ａ〜２０ｆのゲート
電流を個別に制御する仕組みが必要となるが、この仕組
みでは、階調の数が増加するにつれて必要な電圧源の数
も増えるので、回路構成が複雑化する。一般に、電圧源
の数が増えると、電圧生成に伴い消費される電力も増大
するので、モバイル型のパーソナルコンピュータや、携
帯電話機などの低消費電力が強く求められる電子機器へ
の適用が期待される有機ＥＬパネルには、上記仕組み
は、必ずしも好ましいとは言うことができない。本発明
は、このような事情に鑑みてなされたもので、その目的
とするところは、回路構成がシンプルで、かつ、消費電
力が少ない電流生成回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数の要素電流の中から、入力されるデ
ィジタルデータに応じた要素電流を選択することにより
副電流を出力する回路ブロックの複数個と、前記副電流
を合成することにより主電流を出力する合成回路とを備
えることを特徴とする。ここで、一の回路ブロックは、
前記複数の要素電流の各々を、それぞれ利得係数の異な
るトランジスタにより生成することが好ましい。また、
前記トランジスタには、その利得係数の比が二進加重と
なる組み合わせのものが含まれることが好ましい。さら
に、前記トランジスタの各々は、電界効果形トランジス
タであり、一の回路ブロックにおけるトランジスタのゲ
ート電極には、共通の基準電圧が供給されることが望ま
しい。
【０００７】同様に、上記目的を達成するために、本発
明は、副電流を生成する回路ブロックの複数個と、各回
路ブロックにより生成された副電流を合成することによ
り主電流を出力する合成回路とを備え、回路ブロックの
各々は、入力されるディジタルデータが取り得る範囲を
分割した範囲の各々に割り当てられ、一の回路ブロック
は、ディジタルデータの値が該回路ブロックに割り当て
られた範囲以下である場合、略ゼロの副電流を生成し、
ディジタルデータの値が該回路ブロックに割り当てられ
た範囲にある場合、該ディジタルデータに応じて略直線
特性にて副電流を生成し、ディジタルデータの値が該回
路ブロックに割り当てられた範囲以上である場合、該一
のブロックに対して上位側に隣接するブロックに割り当
てられたディジタルデータの範囲の最低値に相当する副
電流を生成することを特徴とする。
【０００８】ここで、回路ブロックにおける略直線特性
を、各回路ブロックに対し個別に設定可能とすることが
好ましい。また、前記主電流の下限値を規定するオフセ
ット電流経路を備えることも好ましい。電流生成回路を
集積化することも好ましい。
【０００９】さらに、複数の走査線と、複数のデータ線
と、前記走査線を駆動する走査線駆動回路と、前記デー
タ線を駆動するデータ線駆動回路と、前記走査線および
前記データ線の交差部に配置される電気光学素子とを備
える電気光学装置であって、前記データ線駆動回路は、
上記電流生成回路を含み、該電流生成回路による主電流
を一のデータ線に供給することも好ましい。このような
電気光学装置において、前記電気光学素子は、電流によ
って駆動される被駆動素子であることが好ましい。な
お、前記被駆動素子の一態様としては、有機エレクトロ
ルミネッセンス素子である。
【００１０】電気光学装置にあっては、前記有機エレク
トロルミネッセンス素子の輝度階調を規定するデータを
記憶するメモリと、前記メモリからデータを読み出し
て、前記ディジタルデータとして前記データ線駆動回路
に供給する制御回路とを備えることが好ましい。また、
上記電気光学装置であって、動作の基準となる基準動作
信号を供給する発振回路を有することも好ましい。さら
に、電子機器は、このような電気光学装置が実装された
ことが望ましい。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は、実施形態に係る電気
光学装置の概略構成を示すブロック図である。この図に
示されるように、実施形態に係る電気光学装置１００
は、複数ｍ本の走査線１０２と複数ｎ本のデータ線１０
４とが互いに直交して（電気的には絶縁されている）延
設されるとともに、その交差部分に画素回路１１０を備
える表示パネル１と、ｍ本の走査線１０２の各々を駆動
する走査線駆動回路２と、ｎ本のデータ線１０４の各々
を駆動するデータ線駆動回路３と、表示すべき画像の画
素輝度階調を規定するディジタルデータＤpixを記憶す
るためのメモリ４と、各部を制御する制御回路５と、各
部を同期動作させるための基準信号や制御信号などを生
成する発振回路６と、各部に電源を供給する電源回路７
とを含んで構成されている。
【００１２】このうち、メモリ４に記憶されるディジタ
ルデータＤpixは、コンピュータなどの外部機器から供
給されるとともに、画素回路１１０に含まれる有機ＥＬ
素子の輝度を、画素回路１１０毎に規定する。ここで、
本実施形態では説明の便宜上、ディジタルデータＤpix
を６ビットとして、１画素あたり「０」から「６３」ま
での６４（２の６乗）階調を表現するものとする。
【００１３】一方、走査線駆動回路２は、走査線１０２
を１本ずつ順番に選択するための走査信号Ｙ１、Ｙ２、
Ｙ３、…、Ｙｍを生成するものであり、詳細には、図３
に示されるように、１垂直走査期間（１Ｆ）の最初のタ
イミングから、１水平走査期間（１Ｈ）に相当する幅の
パルスを１行目の走査線１０２に走査信号Ｙ１として供
給し、以降、このパルスを順次シフトして、２、３、
…、ｍ行目の走査線１０２の各々に走査信号Ｙ２、Ｙ
３、…、Ｙｍとして供給する。ここで、一般的にｉ（ｉ
は、１≦ｉ≦ｍを満たす整数）行目の走査線１０２に供
給される走査信号ＹｉがＨレベルになると、当該走査線
１０２が選択されたことを示す。また、走査線駆動回路
２は、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍにくわえ
て、その論理レベルを反転した信号を、それぞれ発光制
御信号Ｖｇ１、Ｖｇ２、Ｖｇ３、…、Ｖｇｍとして生成
して、表示パネル１に供給するが、図１においては図示
を省略している。
【００１４】データ線駆動回路３は、本件の特徴部分で
ある電流生成回路をデータ線１０４毎に有し、選択され
た走査線１０２に位置する画素回路１１０の各々に対し
階調輝度を指示する電流を、データ線１０４を介して与
えるものである。詳細には、データ線駆動回路３は、例
えば、メモリ４から読み出されたディジタルデータに応
じた電流を電流生成回路によって生成し、当該電流を、
選択された走査線１０２に位置する画素回路１１０の各
々にデータ線１０４を介して与えるものである。なお、
電流生成回路の詳細については後述するものとする。
【００１５】制御回路５は、走査線駆動回路２による走
査線１０２の選択を制御するとともに、この選択に同期
してメモリ４からディジタルデータを読み出して、デー
タ線駆動回路３に供給する。したがって、選択された走
査線１０２に位置する画素回路１１０には、その有機Ｅ
Ｌ素子の輝度に応じた電流がデータ線１０４を介して与
えられる構成となっている。
【００１６】なお、電気光学装置１００における符号１
〜７の各要素は、それぞれが独立した部品により構成さ
れる場合や、一部または全部が一体となって構成される
場合（例えば、走査線駆動回路２およびデータ線駆動回
路３が一体となって集積化される場合や、表示パネル１
を除く要素の一部または全部をプログラマブルＩＣチッ
プで構成するとともに、これらの要素の機能を、当該Ｉ
Ｃチップに書き込まれたプログラムによりソフトウェア
的に実現する場合）など、実際には様々な形態で製品化
され得る。
【００１７】次に、電気光学装置１００における画素回
路１１０について説明する。図２は、その構成を示す回
路図である。なお、すべての画素回路１１０は、互いに
同一構成であるが、ここでは走査信号を一般化して説明
するために、ｉ行目の走査線１０２と、ある一列のデー
タ１０４との交差部分に設けられる画素回路１１０につ
いて説明することにする。
【００１８】この図に示されるように、該走査線１０２
と該データ線１０４との交差部分に設けられた画素回路
１１０には、４個の薄膜トランジスタ（Thin Film Tran
sistor、以下「ＴＦＴ」と省略する）１１０２、１１０
４、１１０６、１１０８と、容量素子１１２０と、有機
ＥＬ素子１１３０とが備えられる。このうち、ｐチャネ
ル型のＴＦＴ１１０２のソース電極は、電源における高
位側の電圧Ｖｄｄが印加された電源線１０９に接続され
る一方、そのドレイン電極は、ｎチャネル型ＴＦＴ１１
０４のドレイン電極、ｎチャネル型ＴＦＴ１１０６のド
レイン電極およびｎチャネル型ＴＦＴ１１０８のソース
電極にそれぞれ接続されている。
【００１９】容量素子１１２０の一端は、上記電源線１
０９に接続される一方、その他端は、ＴＦＴ１１０２の
ゲート電極およびＴＦＴ１１０８のドレイン電極にそれ
ぞれ接続されている。ＴＦＴ１１０４のゲート電極は走
査線１０２に接続され、そのソース電極は、データ線１
０４に接続されている。また、ＴＦＴ１１０８のゲート
電極は走査線１０２に接続されている。一方、ＴＦＴ１
１０６のゲート電極は、発光制御線１０８に接続され、
そのソース電極は、有機ＥＬ素子１１３０の陽極に接続
されている。ここで、発光制御線１０８については、走
査線駆動回路２による発光制御信号Ｖｇｉが供給され
る。また、有機ＥＬ素子１１３０については、陽極と陰
極の間に有機ＥＬ層が挟持されて、順方向電流に応じた
輝度にて発光する構成となっている。なお、有機ＥＬ素
子１１３０の陰極は、画素回路１１０のすべてにわたっ
て共通の電極であり、電源における低位（基準）電位と
なっている。
【００２０】このような構成において、走査線１０２に
供給される走査信号ＹｉがＨレベルになると、ｎチャネ
ル型ＴＦＴ１１０８が、ソース電極およびドレイン電極
の間において導通（オン）状態となるので、ＴＦＴ１１
０２は、ゲート電極とドレイン電極とが互いに接続され
たダイオードとして機能する。走査線１０２に供給され
る走査信号ＹｉがＨレベルになると、ｎチャネル型ＴＦ
Ｔ１１０４も、ＴＦＴ１１０８と同様に導通状態となる
ので、結局、電流生成回路３０による電流Ｉoutが、電
源線１０９→ＴＦＴ１１０２→ＴＦＴ１１０４→データ
線１０４という経路で流れるとともに、そのときに、Ｔ
ＦＴ１１０２のゲート電極の電位に応じた電荷が容量素
子１１２０に蓄積される。
【００２１】走査信号ＹｉがＬレベルになると、ＴＦＴ
１１０４、１１０８はともに非導通（オフ）状態となる
が、容量素子１１２０における電荷の蓄積状態は変化し
ないので、ＴＦＴ１１０２のゲート電極は、電流Ｉout
が流れたときの電圧に保持されることになる。また、走
査信号ＹｉがＬレベルになると、発光制御信号Ｖｇｉが
Ｈレベルとなる。このため、ｎチャネル型のＴＦＴ１１
０６がオンし、ＴＦＴ１１０２のソース・ドレイン間に
は、そのゲート電圧に応じた電流が流れる。詳細には、
この電流は、電源線１０９→ＴＦＴ１１０２→ＴＦＴ１
１０６→有機ＥＬ素子１１３０という経路で流れる。こ
のため、有機ＥＬ素子１１３０は、該電流値に応じた輝
度で発光することになる。
【００２２】ここで、有機ＥＬ素子１１３０に流れる電
流値は、ＴＦＴ１１０２のゲート電極における電圧で定
まるが、そのゲート電極の電圧は、Ｈレベルの走査信号
によって電流Ｉoutがデータ線１０４に流れたときに、
容量素子１１２０によって保持された電圧である。この
ため、発光制御信号ＶｇｉがＨレベルになったときに、
有機ＥＬ素子１１３０に流れる電流は、直前に流れた電
流Ｉoutに一致する。したがって、仮に、画素回路１１
０のすべてにわたってＴＦＴ１１０２の特性にバラツキ
が生じても、各画素回路１１０に含まれる有機ＥＬ素子
１１３０に対し同じ大きさの電流を供給することができ
るので、該バラツキに起因する表示ムラを抑えることが
可能となる。
【００２３】ここでは、１個の画素回路１１０について
のみについて説明しているが、ｉ行目の走査線１０２
は、ｍ個の画素回路１１０に共用されているので、走査
信号ＹｉがＨレベルになると、共用されるｍ個の画素回
路１１０においても同様な動作が実行されることにな
る。さらに、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍは、
図３に示されるように、順番に排他的にＨレベルとなる
ので、これによって、すべての画素回路１１０において
は、そのＴＦＴ１１０２のゲート電極は、その有機ＥＬ
素子１１３０の輝度に応じた電流Ｉoutが流れたときの
電圧に、容量素子１１２０によって保持されることにな
る。なお、各トランジスタ１１０２、１１０４、１１０
６、１１０８のチャネル型は、必ずしも上述した通りで
ある必要はなく、実際にはｐまたはｎチャネル型を適宜
選択することが可能である。
【００２４】次に、本件の特徴部分である電流生成回路
について説明する。図４は、データ線駆動回路３に含ま
れる電流生成回路３０の一列分の構成を示すブロック図
である。この図において、変換回路３１０は、メモリ４
（図１参照）から読み出された６ビットのディジタルデ
ータ（D5〜D0）を、１９ビットのディジタルデータに変
換するものである。ここで、１９ビットのディジタルデ
ータについては、次の４つの組、詳細には、第１組とし
てS11〜S14、S1Fの５ビット、第２組としてS21〜S24、S
2Fの５ビット、第３組としてS31〜S34、S3Fの５ビッ
ト、第４組としてS41〜S44の４ビットに、それぞれ大別
することができ、このうち、第１組が回路ブロックＣ１
に、第２組が回路ブロックＣ２に、第３組が回路ブロッ
クＣ３に、第４組が回路ブロックＣ４に、それぞれ供給
される。
【００２５】変換回路３１０の変換内容について説明す
ると、６ビットのディジタルデータ（D0〜D5）で示され
る十進値（D5を最上位ビットとする）の階調が取り得る
範囲は「０」〜「６３」の６４段階であるが、十進値の
階調が「０」〜「１５」であれば、変換回路３１０は、
図５に示されるような１９ビットのディジタルデータに
変換して出力する。詳細には、階調の「０」から「１
５」までの歩進にあわせて、ビットS11〜S14で示される
十進値（S14を最上位ビットとする）も同じように
「０」から「１５」まで順番に歩進する一方、他のビッ
トがすべて２進で“０”となるように変換される。次
に、十進値の階調が「１６」〜「３１」であれば、変換
回路３１０は、図６に示されるような１９ビットのディ
ジタルデータに変換して出力する。詳細には、階調の
「１６」から「３１」までの歩進にあわせて、ビットS2
1〜S24で示される十進値（S24を最上位ビットとする）
も「０」から「１５」まで順番に歩進する一方、ビット
S11〜S14、S1Fがすべて２進で“１”となり、他のビッ
トがすべて２進で“０”となるように変換される。続い
て、十進値の階調が「３２」〜「４７」であれば、変換
回路３１０は、図７に示されるような１９ビットのディ
ジタルデータに変換して出力する。詳細には、階調の
「３２」から「４７」までの歩進にあわせて、ビットS3
1〜S34で示される十進値も「０」から「１５」まで順番
に歩進する一方、ビットS14〜S11、S1F、S24〜S21、S2F
がすべて２進で“１”となり、他のデータがすべて２進
で“０”となるように変換される。そして、十進値の階
調が「４８」〜「６３」であれば、変換回路３１０は、
図８に示されるような１９ビットのディジタルデータに
変換して出力する。詳細には、階調の「４８」から「６
３」までの歩進にあわせて、ビットS41〜S44で示される
十進値（S44を最上位ビットとする）も「０」から「１
５」まで順番に歩進する一方、ビットS11〜S14、S1F、S
21〜S24、S2F、S31〜S34、S3Fが、すべて２進で“１”
となるように変換される。
【００２６】図９は、このような変換回路３１０を、論
理回路で実現する場合の一例を示す図である。もちろ
ん、このような変換回路３１０については、論理回路で
はなく、予め変換内容を記憶したテーブルにより実現し
ても良い。
【００２７】説明を図４に戻すと、基準電圧生成回路３
２０は、電源回路７により生成された電圧Ｖ１〜Ｖ４か
ら基準電圧ＶＣＳ１〜ＶＣＳ４およびＶＣＦ１〜ＶＣＦ
４を、それぞれ生成する。ここで、基準電圧生成回路３
２０は、例えば電圧Ｖ１から基準電圧ＶＣＳ１、ＶＣＦ
１を、図１０に示されるようなカレントミラー回路によ
り生成する。この図において、カレントミラー回路の入
力側には、図１における電源回路７から出力される電圧
Ｖ１が供給される一方、基準電圧ＶＣＳ１およびＶＣＦ
１が出力側から取り出されている。なお、同様なカレン
トミラー回路によって、電圧Ｖ２から基準電圧ＶＣＳ２
およびＶＣＦ２が、電圧Ｖ３から基準電圧ＶＣＳ３およ
びＶＣＦ３が、電圧Ｖ４から基準電圧ＶＣＦ４が、それ
ぞれ生成される。
【００２８】次に、回路ブロックＣ１は、６ビットのデ
ィジタルデータ（D0〜D5）で示される十進値の階調
「０」〜「６３」のうち、「０」〜「１５」に割り当て
られたものであり、その詳細については図１１に示され
るように、変換回路３１０により変換された１９ビット
のデータのうち、ビットS11〜S14、S1Fにしたがってス
イッチ１１ａ〜１１ｄ、１１ｅのオンオフを制御して、
ＦＥＴ（Field-Effect Transistor）１０ａ〜１０ｅ、
１０ｆ〜１０ｊが出力する要素電流i11〜i14、i1Fを合
成した副電流Ｉout１を生成する。
【００２９】ここで、ＦＥＴのゲート電極およびソース
電極に一定の電圧を供給した場合にＦＥＴに流れる電流
量を利得係数βと定義したとき、ＦＥＴ１０ｆ〜１０ｊ
は、利得係数βの比が１０ｆ：１０ｇ：１０ｈ：１０
ｉ：１０ｊ＝１：２：４：８：１となるように設定され
ている。また、ＦＥＴ１０ａ〜１０ｅのゲート電極には
基準電圧ＶＣＳ１が、ＦＥＴ１０ｆ〜１０ｊのゲート電
極には基準電圧ＶＣＦ１が、それぞれ共通に供給され、
これにより要素電流i1〜i4，i1Fの大きさの比は、i1：i
2：i3：i4：i1F＝１：２：４：８：１の関係となる。な
お、回路ブロックＣ１において、ＦＥＴの構成がＦＥＴ
１０ａ〜１０ｅとＦＥＴ１０ｆ〜１０ｊの２段で構成さ
れているのは、出力電流Ｉoutの特性を安定化させる等
の目的からである。したがって、原理的にはＦＥＴ１０
ｆ〜１０ｊのみの構成として、これと同等の機能を有す
る回路を構成することができる。
【００３０】回路ブロックＣ２は、ディジタルデータ
（D0〜D5）で示される十進値の階調「０」〜「６３」の
うち、「１６」〜「３１」に割り当てられたものであ
り、回路ブロックＣ１と同等である。すなわち、回路ブ
ロックＣ２は、変換回路３１０により変換された１９ビ
ットのデータのうち、ビットS21〜S24、S2Fにしたがっ
て要素電流i21〜i24、i2Fを適宜選択するとともに、こ
れらの選択した要素電流を合成して副電流Ｉout２を生
成する。回路ブロックＣ３は、ディジタルデータ（D0〜
D5）で示される十進値の階調「０」〜「６３」のうち、
「３２」〜「４７」に割り当てられたものであり、回路
ブロックＣ１、Ｃ２と同等である。すなわち、回路ブロ
ックＣ３は、変換回路３１により変換された１９ビット
のデータのうち、ビットS31〜S34、S3Fにしたがって要
素電流i31〜i34、i3Fを適宜選択するとともに、これら
の選択した要素電流を合成して副電流Ｉout３を生成す
る。回路ブロックＣ４は、ディジタルデータ（D0〜D5）
で示される十進値の階調「０」〜「６３」のうち、「４
８」〜「６３」に割り当てられたものであり、回路ブロ
ックＣ１におけるスイッチ１１ｆ、ＦＥＴ１０ｅ、１０
ｊに相当するもの（破線５０で囲まれた回路）が存在し
ない点以外、回路ブロックＣ１と同等であり、ビットS4
1〜S44にしたがって要素電流i41〜i44を適宜選択すると
ともに、これらの選択した要素電流を合成して副電流Ｉ
out４を生成する。
【００３１】ここで、回路ブロックＣ１において破線５
０で囲まれた回路は、要素電流i1Fを選択するための回
路である。この要素電流i1Fは、ディジタルデータ（D5
〜D0）で示される十進値の階調「１６」（当該回路ブロ
ックＣ１の上位側に隣接する回路ブロックに割り当てら
れた範囲の最低値）に相当する副電流Ｉout１を生成す
る際に、要素電流i11〜i14に加算するために用いられ
る。回路ブロックＣ２、Ｃ３において破線５０に相当す
る回路についても同様に、要素電流i2F、i3Fを選択する
ための回路であり、このうち、要素電流i2Fについては
階調「３２」に相当する副電流Ｉout２を生成する際
に、要素電流i21〜i24に加算するために用いられ、要素
電流i3Fについては階調「４８」に相当する副電流Ｉout
３を生成する際に、要素電流i31〜i34に加算するために
用いられる。したがって、階調「６４」が存在しない本
実施形態では、要素電流i21〜i24の加算和以上の副電流
Ｉout４を必要がないので、破線５０に相当する回路が
回路ブロックＣ４において存在しない。
【００３２】回路ブロックＣ１〜Ｃ４により生成された
副電流Ｉout１〜Ｉout４は、合成電流ライン３２により
主電流Ｉoutとして合成されて、この主電流Ｉoutが対応
するデータ線１０４に出力されることになる。
【００３３】次に、６ビットのディジタルデータ（D0〜
D5）に対して、主電流Ｉoutの値がどのようにして制御
されるかについて説明する。
【００３４】まず、ディジタルデータ（D0〜D5）が階調
「０」〜「１５」の範囲にある場合、図５に示されるよ
うに、ビットS11〜S14については、その４ビットで示さ
れる十進値（S14を最上位ビットとする）が「０」〜
「１５」で順番に歩進するように変換される。このた
め、回路ブロックＣ１におけるスイッチ１１ａ〜１１ｄ
がオンオフし、これにより要素電流i11〜i14が適宜選択
されて、副電流Ｉout１が生成される。階調が「０」〜
「１５」である場合、ビットS11〜S14以外は、すべて２
進で“０”となるように変換されるので、回路ブロック
Ｃ２、Ｃ３、Ｃ４におけるスイッチはすべてオフとなる
結果、副電流Ｉout２、Ｉout３、Ｉout４はいずれもゼ
ロとなる。したがって、階調が「０」〜「１５」の範囲
にある場合の主電流Ｉoutは、回路ブロックＣ１におい
て要素電流i11〜i14を適宜選択することによって合成し
た副電流Ｉout１のみで表現されることになる。
【００３５】ディジタルデータ（D0〜D5）が階調「１
６」〜「３１」の範囲にある場合、図６に示されるよう
に、ビットS11〜S14、S1Fについては、すべて２進で
“１”となるように変換されるので、回路ブロックＣ１
におけるスイッチ１１ａ〜１１ｄ、１１ｅがすべてオン
する結果、副電流Ｉout１は、要素電流i11〜i14、i1Fの
加算和で示される最大値となる。階調が「１６」〜「３
１」である場合、ビットS21〜S24については、その４ビ
ットで示される十進値（S24を最上位ビットとする）が
「０」〜「１５」で順番に歩進するように変換される。
このため、回路ブロックＣ２において要素電流i21〜i24
が適宜選択されて、副電流Ｉout２が生成される。ま
た、階調が「１６」〜「３１」である場合、ビットS31
〜S34、S3F、S41〜S44については、すべて“０”となる
ように変換されるので、回路ブロックＣ３による副電流
Ｉout３および回路ブロックＣ４による副電流Ｉout４
は、ともにゼロとなる。したがって、階調が「１６」〜
「３１」の範囲にある場合の主電流Ｉoutは、回路ブロ
ックＣ２において要素電流i21〜i24を適宜選択すること
によって合成した副電流Ｉout２に、最大値をとる副電
流Ｉout１をさらに加えたものとなる。ただし、階調が
「１６」であるとき（回路ブロックＣ２に割り当てられ
た範囲の最低値であるとき）、厳密に言えば、副電流Ｉ
out２はゼロであるので、主電流Ｉoutは、最大値をとる
副電流Ｉout１で示されることになる。
【００３６】ディジタルデータ（D0〜D5）が階調「３
２」〜「４７」の範囲にある場合、図７に示されるよう
に、ビットS11〜S14、S1F、S21〜S24、S2Fについては、
すべて“１”となるように変換されるので、回路ブロッ
クＣ１による副電流Ｉout１は、要素電流i11〜i14、i1F
の加算和となり、回路ブロックＣ２による副電流Ｉout
２は、要素電流i21〜i24、i2Fの加算和となる。階調が
「３２」〜「４７」である場合、ビットS31〜S34につい
ては、その４ビットで示される十進値（S34を最上位ビ
ットとする）が「０」〜「１５」で順番に歩進するよう
に変換される。このため、回路ブロックＣ３において要
素電流i31〜i34が適宜選択されて、副電流Ｉout３が生
成される。なお、階調が「３２」〜「４７」である場
合、ビットS41〜S44については、すべて“０”となるよ
うに変換されるので、回路ブロックＣ４による副電流Ｉ
out４は、ゼロとなる。したがって、階調「３２」〜
「４７」の範囲にある場合の主電流Ｉoutは、回路ブロ
ックＣ３において要素電流i31〜i34を適宜選択すること
によって合成した副電流Ｉout３に、最大値をとる副電
流Ｉout１、Ｉout２の和をさらに加えたものとなる。た
だし、階調が「３２」であるとき（回路ブロックＣ３に
割り当てられた範囲の最低値であるとき）、厳密に言え
ば、副電流Ｉout３はゼロであるので、主電流Ｉoutは、
最大値をとる副電流Ｉout１、Ｉout２の和で示されるこ
とになる。
【００３７】そして、ディジタルデータ（D0〜D5）が階
調「４８」〜「６３」の範囲にある場合、図８に示され
るように、ビットS11〜S14、S1F、S21〜S24、S2F、S31
〜S34、S3Fについては、すべて“１”となるように変換
されるので、回路ブロックＣ１による副電流Ｉout１
は、要素電流i11〜i14、i1Fの加算和となり、回路ブロ
ックＣ２による副電流Ｉout２は、要素電流i21〜i24、i
2Fの加算和となり、回路ブロックＣ３による副電流Ｉou
t３は、要素電流i31〜i34、i3Fの加算和となる。階調が
「４８」〜「６３」である場合、ビットS41〜S44につい
ては、その４ビットで示される十進値（S44を最上位ビ
ットとする）が「０」〜「１５」で順番に歩進するよう
に変換される。このため、回路ブロックＣ４において要
素電流i41〜i44が適宜選択されて、副電流Ｉout４が生
成される。したがって、階調「４８」〜「６３」の範囲
にある場合の主電流Ｉoutは、回路ブロックＣ４におい
て要素電流i41〜i44を適宜選択することによって合成し
た副電流Ｉout４に、最大値をとる副電流Ｉout１、Ｉou
t２、Ｉout３の和をさらに加えたものとなる。ただし、
階調が「４８」であるとき（回路ブロックＣ４に割り当
てられた範囲の最低値であるとき）、厳密に言えば、副
電流Ｉout４はゼロであるので、主電流Ｉoutは、最大値
をとる副電流Ｉout１、Ｉout２、Ｉout３の和だけで示
されることになる。
【００３８】電源回路７が電圧Ｖ１〜Ｖ４をＶ１＜Ｖ２
＜Ｖ３＜Ｖ４という大小関係にて生成すると、基準電圧
生成回路３２０により生成される基準電圧ＶＣＳ１〜Ｖ
ＣＳ４（ＶＣＦ１〜ＶＣＦ４）は、ＶＣＳ１＜ＶＣＳ２
＜ＶＣＳ３＜ＶＣＳ４（ＶＣＦ１＜ＶＣＦ２＜ＶＣＦ３
＜ＶＣＦ４）という大小関係となる。この関係におい
て、回路ブロックＣ１〜Ｃ４における要素電流i11〜i1
4、i1F、i21〜i24、i2F、i31〜i34、i3F、i41〜i44が、
それぞれ例えば図１２に示されるような値をとる場合、
ディジタルデータ（D0〜D5）の階調「０」〜「６３」に
対する主電流Ｉoutはそれぞれ図１３に示される値とな
る。また、その階調／主電流の特性は、図１４に示され
るように、γ曲線を、４つの直線により模擬したものと
なる。
【００３９】このような特性となる点について詳述す
る。まず、階調が「０」〜「１６」の範囲にある場合の
主電流Ｉoutは、回路ブロックＣ１において要素電流i11
〜i14、i1Fを適宜選択することによって合成した副電流
Ｉout１のみとなるので、当該範囲にある場合の主電流
Ｉoutは、当該範囲において略直線特性となり、その傾
きは、基準電圧ＶＣＳ１（ＶＳＦ１）の大きさで定まる
ことになる。なお、要素電流i11、i1Fの重みはともに
「１」であるので、階調が「１６」のときの主電流Ｉou
tは、階調が「０」〜「１５」の特性の延長線上にあ
る。次に、階調が「１６」〜「３２」の範囲にある場合
の主電流Ｉoutは、回路ブロックＣ１において最大値を
とる副電流Ｉout１に、回路ブロックＣ２において要素
電流i21〜i24、i2Fを適宜選択して合成した副電流Ｉout
２を、加算した値となるので、当該範囲にある場合の主
電流Ｉoutは、当該範囲において略直線特性となり、か
つ、階調が「０」〜「１６」の範囲にある場合の略直線
特性と連続性を有することになる。さらに、階調が「１
６」〜「３２」の範囲にある場合における主電流Ｉout
の傾きは、基準電圧ＶＣＳ２（ＶＳＦ２）の大きさで定
まることになる。なお、要素電流i21、i2Fの重みはとも
に「１」であるので、階調が「３２」のときの主電流Ｉ
outは、階調が「１６」〜「３１」の特性の延長線上に
ある。続いて、階調が「３２」〜「４８」の範囲にある
場合の主電流Ｉoutは、最大値をとる副電流Ｉout１、Ｉ
out２に、回路ブロックＣ３において要素電流i31〜i3
4、i3Fを適宜選択して合成した副電流Ｉout３を、加算
した値となるので、当該範囲にある場合の主電流Ｉout
は、当該範囲において略直線特性となり、かつ、階調が
「１６」〜「３２」の範囲にある場合の略直線特性と連
続性を有することになる。さらに、階調が「３２」〜
「４８」の範囲にある場合における主電流Ｉoutの傾き
は、基準電圧ＶＣＳ３（ＶＳＦ３）の大きさで定まるこ
とになる。そして、階調が「４８」〜「６３」の範囲に
ある場合の主電流Ｉoutは、最大値をとる副電流Ｉout
１、Ｉout２、Ｉout３に、回路ブロックＣ４において要
素電流i41〜i44を適宜選択して合成した副電流Ｉout４
を、加算した値となるので、当該範囲にある場合の主電
流Ｉoutは、当該範囲において略直線特性となり、か
つ、階調が「３２」〜「４８」の範囲にある場合の略直
線特性と連続性を有することになる。さらに、階調が
「４８」〜「６３」の範囲にある場合における主電流Ｉ
outの傾きは、基準電圧ＶＣＳ４（ＶＳＦ４）の大きさ
で定まることになる。
【００４０】したがって、電圧Ｖ１〜Ｖ４によって、基
準電圧生成回路３２０により生成される基準電圧ＶＣＳ
１〜ＶＣＳ４（ＶＣＦ１〜ＶＣＦ４）の大小関係を操作
すると、階調に対する主電流Ｉoutの特性を様々に設定
することが可能となる。例えば、ＶＣＳ１＝ＶＣＳ２＝
ＶＣＳ３＝ＶＣＳ４にすると、主電流Ｉoutは、図１５
に示されるように、「０」〜「６３」の階調の全域に亘
って略直線的に増加し、その傾きは、ＶＣＳ１（＝ＶＣ
Ｓ２＝ＶＣＳ３＝ＶＣＳ４）に応じて変化する。また、
ＶＣＳ１＞ＶＣＳ２＞ＶＣＳ３＞ＶＣＳ４にすると、主
電流Ｉoutの特性は、図１６に示されるようなものとな
る。さらに、ＶＣＳ１（＝ＶＣＳ４）＞ＶＣＳ２（＝Ｖ
ＣＳ３）にすると、主電流Ｉoutの特性は、図１７に示
されるようなものとなる。
【００４１】なお、基準電圧生成回路３２０により生成
される基準電圧ＶＣＳ１〜ＶＣＳ４（ＶＣＦ１〜ＶＣＦ
４）の大小関係を操作するためには、電源回路７による
電圧Ｖ１〜Ｖ４を個別に設定すれば良いが、例えば、電
圧Ｖ１を個別に設定するための構成としては、例えば図
１８に示される例が挙げられる。すなわち、オペアンプ
７１の出力を、可変抵抗器７３および抵抗器７５を用い
て負帰還入力とした構成が一例として挙げられる。他の
電圧Ｖ２、Ｖ３、Ｖ４について同様である。なお、この
構成においては、可変抵抗器７３における抵抗値を、手
動で調整しても良いし、アナログスイッチによって調整
しても良い。
【００４２】このような電流生成回路３０によれば、階
調に対する主電流の特性を４つの連続する略直線によっ
て表現するので、表示パネル１におけるγ特性を、目的
や用途に応じて様々な形で模擬することが可能となる。
さらに、この電流生成回路によれば、Ｖ１〜Ｖ４の合計
４種類の基準電圧とロジック電源電圧とで６４種類の主
電流Ｉoutを生成することができるので、必要な電圧源
の数が非常に少なくて済む。このため、構成がシンプル
となり、低消費電力化が図られるとともに、その耐久性
が高められることになる。
【００４３】なお、この電流生成回路は、６４階調に対
応する主電流Ｉoutを、回路ブロックＣ１〜Ｃ４による
４つの副電流Ｉout１〜Ｉout４で合成する構成とした
が、回路ブロックの数を増やして（１つの回路ブロック
ＦＥＴ１０ｆ〜１０ｊ等の数を減じて）、より滑らかな
非線形特性を実現しても良いし、反対に、回路ブロック
の数を減じて（１つの回路ブロックＦＥＴ１０ｆ〜１０
ｊ等の数を増やして）、変換回路３１０における変換に
要する負担が小さくなるようにしても良い（回路ブロッ
クのスイッチのオンオフを規定するデータ線数が少なく
なる）。また、上記回路ブロックでは、要素電流を生成
するのにＦＥＴを使用しているが、バイポーラ型のトラ
ンジスタでも構成できることはもちろんである。
【００４４】本発明は、上述した実施形態に限られず、
種々の応用・変形が可能である。上述した実施形態で
は、主電流Ｉoutは、階調が「０」であるときに最低値
としてゼロをとるが（図１３参照）、図１９に示される
ようなオフセット電流回路５１を別途設けて、電圧Ｖ０
により主電流Ｉoutの下限値を規定する構成しても良
い。この構成では、オフセット電流回路５１に流れる電
流が、副電流Ｉout１〜Ｉout４の和にオフセットされ
て、主電流Ｉoutとして合成される。このため、主電流
Ｉoutの最低値をゼロではなく、当該下限値とすること
ができる。
【００４５】実施形態では、走査線１０２が選択された
ときに、当該走査線１０２に位置する画素回路１１０の
有機ＥＬ素子１１３０に流すべき電流を、データ線１０
４を介して供給する構成である。ここで、表示パネル１
のサイズが大きくなると、データ線１０４に寄生する容
量が増大し、これにより、必要な主電流Ｉoutを直ちに
供給することができなくなって、高速駆動が困難とな
る、という不都合が発生する。そこで、この不都合を解
消するため、例えば図２０に示されるように、データ線
１０４毎にプリチャージ回路５３を設けても良い。この
プリチャージ回路５３は、ゲート電圧Ｖpreに応じたプ
リチャージ電流Ｉpを流すためのＦＥＴ５３２と、デー
タ線１０４に主電流Ｉoutを流す前に信号Ｄpにしたがっ
てオンして、プリチャージ電流Ｉpをデータ線１０４に
流して、データ線１０４を予めプリチャージするスイッ
チ５３４とを含む。このように、主電流Ｉoutを流す前
にデータ線１０４をプリチャージすると、このようなプ
リチャージ回路５３が存在しないときと比較して、デー
タ線１０４に流れる電流が目標とする主電流Ｉoutに達
する期間を短くすることができ、したがって、より高速
な駆動が可能となる。
【００４６】また、実施形態において、発光制御信号Ｖ
ｇ１、Ｖｇ２、Ｖｇ３、…、Ｖｇｍについては、走査線
駆動回路２が走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍの論
理レベルを反転して供給する構成としたが、別個の回路
により供給する構成としても良いし、発光制御信号Ｖｇ
１、Ｖｇ２、Ｖｇ３、…、Ｖｇｍのアクティブレベル
（Ｈレベル）となる期間を一括して狭める方向に制御す
る構成としても良い。
【００４７】以上説明した実施形態に係る電気光学装置
１００は、本件の特徴部分である電流生成回路３０を、
有機ＥＬパネルのデータ線駆動回路に適用したものであ
ったが、当該電流生成回路については、有機ＥＬパネル
以外の表示パネル、例えば、ＦＥＤ（Field Emission D
isplay）などの他の様々な表示パネルにも適用すること
ができる。
【００４８】つぎに、実施形態に係る電気光学装置１０
０を適用した電子機器のいくつかの事例について説明す
る。図２１は、この電気光学装置１００を適用したモバ
イル型のパーソナルコンピュータの構成を示す斜視図で
ある。この図において、パーソナルコンピュータ２１０
０は、キーボード２１０２を備えた本体２１０４と、表
示ユニットとしての電気光学装置１００とを備えてい
る。
【００４９】また、図２２は、前述の電気光学装置１０
０を適用した携帯電話機の構成を示す斜視図である。こ
の図において、携帯電話機２２００は、複数の操作ボタ
ン２２０２のほか、受話口２２０４、送話口２２０６と
ともに、前述の電気光学装置１００を備えている。
【００５０】図２３は、前述の電気光学装置１００をフ
ァインダに適用したディジタルスチルカメラの構成を示
す斜視図である。銀塩カメラは、被写体の光像によって
フィルムを感光させるのに対し、ディジタルスチルカメ
ラ２３００は、被写体の光像をＣＣＤ（Charge Coupled
Device）などの撮像素子により光電変換して撮像信号
を生成・記憶するものである。ここで、ディジタルスチ
ルカメラ２３００における本体２３０２の背面には、上
述した電気光学装置１００が設けられている。この電気
光学装置１００は、撮像信号に基づいて表示を行うの
で、被写体を表示するファインダとして機能することに
なる。また、本体２３０２の前面側（図２３においては
裏面側）には、光学レンズやＣＣＤなどを含んだ受光ユ
ニット２３０４が設けられている。
【００５１】撮影者が電気光学装置１００に表示された
被写体像を確認して、シャッタボタン２３０６を押下す
ると、その時点におけるＣＣＤの撮像信号が、回路基板
２３０８のメモリに転送・記憶される。また、このディ
ジタルスチルカメラ２３００にあって、ケース２３０２
の側面には、外部表示を行うためのビデオ信号出力端子
２３１２と、データ通信用の入出力端子２３１４とが設
けられている。
【００５２】なお、電気光学装置１００が適用される電
子機器としては、図２１に示されるパーソナルコンピュ
ータや、図２２に示される携帯電話機、図２３に示され
るディジタルスチルカメラの他にも、液晶テレビや、ビ
ューファインダ型、モニタ直視型のビデオテープレコー
ダ、カーナビゲーション装置、ページャ、電子手帳、電
卓、ワードプロセッサ、ワークステーション、テレビ電
話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙
げられる。そして、これらの各種電子機器の表示部とし
て、前述した電気光学装置１００が適用可能であること
は言うまでもない。
【００５３】
【発明の効果】以上説明したように本発明に係る電流生
成回路によれば、回路構成をシンプル化し、かつ、消費
電力を少なく抑えることが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施形態による電気光学装置の構成
を示すブロックである。
【図２】 同電気光学装置における画素回路の構成を示
す図である。
【図３】 同画素回路等の動作を説明するためのタイミ
ングチャートである。
【図４】 同電気光学装置のデータ線駆動回路に含まれ
る電流生成回路の構成を示すブロック図である。
【図５】 同電流生成回路における変換回路の変換内容
を示す図である。
【図６】 同電流生成回路における変換回路の変換内容
を示す図である。
【図７】 同電流生成回路における変換回路の変換内容
を示す図である。
【図８】 同電流生成回路における変換回路の変換内容
を示す図である。
【図９】 同変換回路の一例を示す図である。
【図１０】 同電流生成回路における基準電圧生成回路
を示す図である。
【図１１】 同電流生成回路における電流選択回路の構
成を示す図である。
【図１２】 同電流生成回路による要素電流の一例を示
す図である。
【図１３】 同電流生成回路による主電流の一例を示す
図である。
【図１４】 同電流生成回路において階調と主電流との
特性を示す図である。
【図１５】 同電流生成回路において階調と主電流との
特性を示す図である。
【図１６】 同電流生成回路において階調と主電流との
特性を示す図である。
【図１７】 同電流生成回路において階調と主電流との
特性を示す図である。
【図１８】 同電源回路における電圧Ｖ１等を生成する
ための一例を示す図である。
【図１９】 同電流生成回路の応用例を示す図である。
【図２０】 同電流生成回路の応用例を示す図である。
【図２１】 同電気光学装置を適用したモバイル型のパ
ーソナルコンピュータの構成を示す斜視図である。
【図２２】 同電気光学装置を適用した携帯電話機の構
成を示す斜視図である。
【図２３】 同電気光学装置を適用したディジタルスチ
ルカメラの構成を示す斜視図である。
【図２４】 従来の電流生成回路の構成を示す図であ
る。
【符号の説明】
Ｃ１〜Ｃ４…回路ブロック i11〜i14、i1F、i21〜i24、i2F、i31〜i34、i3F、i41〜
i44…要素電流 Ｉout１〜Ｉout４…副電流 Ｉout…主電流 S11〜S14、S1F、S21〜S24、S2F、S31〜S34、S3F、S41〜
S44…ビット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ａ ６２４ ６２４Ｂ ６４１ ６４１Ｄ ６４１Ｑ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数の要素電流の中から、入力されるデ
    ィジタルデータに応じた要素電流を選択することにより
    副電流を出力する回路ブロックの複数個と、 前記副電流を合成することにより主電流を出力する合成
    回路とを備えることを特徴とする電流生成回路。
  2. 【請求項２】 請求項１に記載の電流生成回路におい
    て、 一の回路ブロックは、前記複数の要素電流の各々を、そ
    れぞれ利得係数の異なるトランジスタにより生成するこ
    とを特徴とする電流生成回路。
  3. 【請求項３】 請求項２に記載の電流生成回路におい
    て、 前記トランジスタには、その利得係数の比が二進加重と
    なる組み合わせのものが含まれることを特徴とする電流
    生成回路。
  4. 【請求項４】 請求項２または３に記載の電流生成回路
    において、 前記トランジスタの各々は、電界効果形トランジスタで
    あり、 一の回路ブロックにおけるトランジスタのゲート電極に
    は、共通の基準電圧が供給されることを特徴とする電流
    生成回路。
  5. 【請求項５】 副電流を生成する回路ブロックの複数個
    と、 各回路ブロックにより生成された副電流を合成すること
    により主電流を出力する合成回路とを備え、 回路ブロックの各々は、入力されるディジタルデータが
    取り得る範囲を分割した範囲の各々に割り当てられ、 一の回路ブロックは、 ディジタルデータの値が該回路ブロックに割り当てられ
    た範囲以下である場合、略ゼロの副電流を生成し、 ディジタルデータの値が該回路ブロックに割り当てられ
    た範囲にある場合、該ディジタルデータに応じて略直線
    特性にて副電流を生成し、 ディジタルデータの値が該回路ブロックに割り当てられ
    た範囲以上である場合、該一のブロックに対して上位側
    に隣接するブロックに割り当てられたディジタルデータ
    の範囲の最低値に相当する副電流を生成することを特徴
    とする電流生成回路。
  6. 【請求項６】 回路ブロックにおける略直線特性を、各
    回路ブロックに対し個別に設定可能とすることを特徴と
    する請求項５に記載の電流生成回路。
  7. 【請求項７】 請求項１から６までのいずれかに記載の
    電流生成回路において、 前記主電流の下限値を規定するオフセット電流経路を備
    えることを特徴とする電流生成回路。
  8. 【請求項８】 請求項１から７までのいずれかに記載の
    電流生成回路を集積化したことを特徴とする半導体集積
    回路。
  9. 【請求項９】 複数の走査線と、複数のデータ線と、前
    記走査線を駆動する走査線駆動回路と、前記データ線を
    駆動するデータ線駆動回路と、前記走査線および前記デ
    ータ線の交差部に配置される電気光学素子とを備える電
    気光学装置であって、 前記データ線駆動回路は、請求項１から７までのいずれ
    かに記載の電流生成回路を含み、該電流生成回路による
    主電流を一のデータ線に供給することを特徴とする電気
    光学装置。
  10. 【請求項１０】 請求項９に記載の電気光学装置におい
    て、 前記電気光学素子は、電流によって駆動される被駆動素
    子であることを特徴とする電気光学装置。
  11. 【請求項１１】 請求項１０に記載の電気光学装置にお
    いて、 前記被駆動素子は、有機エレクトロルミネッセンス素子
    であることを特徴とする電気光学装置。
  12. 【請求項１２】 請求項１１に記載の電気光学装置であ
    って、 前記有機エレクトロルミネッセンス素子の輝度階調を規
    定するデータを記憶するメモリと、 前記メモリからデータを読み出して、前記ディジタルデ
    ータとして前記データ線駆動回路に供給する制御回路と
    を備えることを特徴とする電気光学装置。
  13. 【請求項１３】 請求項８から１２までのいずれかに記
    載の電気光学装置であって、 動作の基準となる基準動作信号を供給する発振回路を有
    することを特徴とする電気光学装置。
  14. 【請求項１４】 請求項８から１３までのいずれかに記
    載の電気光学装置が実装されたことを特徴とする電子機
    器。
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