JPS5923622A - デイジタルアナログ変換器 - Google Patents
デイジタルアナログ変換器Info
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- JPS5923622A JPS5923622A JP13254382A JP13254382A JPS5923622A JP S5923622 A JPS5923622 A JP S5923622A JP 13254382 A JP13254382 A JP 13254382A JP 13254382 A JP13254382 A JP 13254382A JP S5923622 A JPS5923622 A JP S5923622A
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- JP
- Japan
- Prior art keywords
- digital
- analog
- signal
- partial
- digits
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明はディジタルアナし１グ弯換器、特に所定桁のデ
ィジクル入力信号をアナログ出力信号に変換する高速且
つ高精度なディジクルアリ−１コグ変喚器に関す。
ィジクル入力信号をアナログ出力信号に変換する高速且
つ高精度なディジクルアリ−１コグ変喚器に関す。
ｆｂｌ 技術の背景
近年ディジタル通信、ディジタル信号処理等のディジタ
ル技術が停及するに伴い、例えば電子旧算機で処理され
た精密な図形を出来るだ４Ｊ速やかに出力表示する如き
利用分野が重視されつつある。
ル技術が停及するに伴い、例えば電子旧算機で処理され
た精密な図形を出来るだ４Ｊ速やかに出力表示する如き
利用分野が重視されつつある。
かかる分野では、高精度・高速、且つ経済的なディジタ
ルアナログ変換器が必要となる。
ルアナログ変換器が必要となる。
ｔｃ＋ 従来技術と問題点
第１図は従来あるディジタルアナログ変換器の一例を示
す図である。第１図においては、２ ｉ１！；１０桁の
ディジタル入力信号ｄをアナログ出力信号五に変換する
ディジタルアナログ変換器が示される。該ディジタルア
ナログ変換器には、基準電源３から供給される電流を、
ディジタル入力信号（１の各桁に対応する比率？９．Ｎ
、・・・：２′に配分し、スイッチ２−０乃至２−９に
伝達する電流源４−０乃至４−９が設りられている。こ
れら電流源４−０乃至４−９は例えば抵抗結線網並びに
定電流回路等から構成される。スイッチ設定部１は、端
子ＤＯ乃至Ｄ９から入力されるディジタル入力信号ｄの
内、論理値Ｉの桁に対応するスイッチ２−ｘ （ｘは１
乃至９の何れか〉を端子１側に設定し、論理値０の桁に
対応するスイッチ２−ｘは端子１側に設定する。その結
果論理値１の１１１に対応する電流源４−ｘにより電流
が加算されてアナログ出力信号ｉを形成し、端子Ｉから
出力される。
す図である。第１図においては、２ ｉ１！；１０桁の
ディジタル入力信号ｄをアナログ出力信号五に変換する
ディジタルアナログ変換器が示される。該ディジタルア
ナログ変換器には、基準電源３から供給される電流を、
ディジタル入力信号（１の各桁に対応する比率？９．Ｎ
、・・・：２′に配分し、スイッチ２−０乃至２−９に
伝達する電流源４−０乃至４−９が設りられている。こ
れら電流源４−０乃至４−９は例えば抵抗結線網並びに
定電流回路等から構成される。スイッチ設定部１は、端
子ＤＯ乃至Ｄ９から入力されるディジタル入力信号ｄの
内、論理値Ｉの桁に対応するスイッチ２−ｘ （ｘは１
乃至９の何れか〉を端子１側に設定し、論理値０の桁に
対応するスイッチ２−ｘは端子１側に設定する。その結
果論理値１の１１１に対応する電流源４−ｘにより電流
が加算されてアナログ出力信号ｉを形成し、端子Ｉから
出力される。
以上の説明から明らかな如く、従来あるディジタルアナ
ログ変換器においては、入力されるディジタル入力信号
ｄの全桁に対応する電流源４−０乃至４−９を設け、論
理値１の桁に対応する電流を加算してアナログ出力信号
ｉを作成していた。
ログ変換器においては、入力されるディジタル入力信号
ｄの全桁に対応する電流源４−０乃至４−９を設け、論
理値１の桁に対応する電流を加算してアナログ出力信号
ｉを作成していた。
その結果、例えば１８桁のディジタル入力信号ｄを変換
する高精度且つ高速のディジタルアナログ変換器におい
ては、電流源４−０乃至４−１７にも高精度の電流配分
が要求される。各型流源４−〇乃至４−１７を個別部品
で構成する場合には、各部品の不整合を調整する為に微
細な調整が４・要となり、また集積回路により実現する
場合には、トリミング１、或むくは回路的な工夫が必要
となる。
する高精度且つ高速のディジタルアナログ変換器におい
ては、電流源４−０乃至４−１７にも高精度の電流配分
が要求される。各型流源４−〇乃至４−１７を個別部品
で構成する場合には、各部品の不整合を調整する為に微
細な調整が４・要となり、また集積回路により実現する
場合には、トリミング１、或むくは回路的な工夫が必要
となる。
また個別部品による場合には、高速なトランジスタ等高
価な部品を使用し、大電流を流し′ζも、〜遊容量の増
加に起因して高速動作が困難となる。
価な部品を使用し、大電流を流し′ζも、〜遊容量の増
加に起因して高速動作が困難となる。
また集積回路による場合には量産されないと割高になり
、実用化が困難となる。
、実用化が困難となる。
＋ｄ＋ 発明の目的
本発明の目的は、前述の如き従来あるディジタルアナロ
グ変換器の欠点を除去し、高粘度且つ高速のディジタル
アナログ変換器を経済的に実現することに在る。
グ変換器の欠点を除去し、高粘度且つ高速のディジタル
アナログ変換器を経済的に実現することに在る。
（ｅｌ 発明の構成
この目的は、所定桁のディジクル入力信号をアナログ出
力信月に変換するディジクルアラ用＝１グ変換器におい
て、前記所定桁数未満の１１１数のディジクル信号をア
ナログ信号に変換する複数の副ディジタルアナログ変換
器を設け、前記ディジタル入力信号の全桁を隣接した該
副ディジタルアナログ変換器の各境界において少なくも
１桁以上が重複する如く部分ディジクル信号に分割して
前記各副ディジクルアナログ変換器に入力し、該各側デ
ィジタルアナログ変換器から出力される部分アナログ信
号に、対応する部分ディジクル信号に相当する重み（＝
Ｊりをして加算することにより前記アナログ出力信号を
作成し、且つ該ディジタル入力信号とアナログ出力信号
との関係に直線性を維持せしめる如く、前記各部分ディ
ジタル信号を補正することにより達成される。
力信月に変換するディジクルアラ用＝１グ変換器におい
て、前記所定桁数未満の１１１数のディジクル信号をア
ナログ信号に変換する複数の副ディジタルアナログ変換
器を設け、前記ディジタル入力信号の全桁を隣接した該
副ディジタルアナログ変換器の各境界において少なくも
１桁以上が重複する如く部分ディジクル信号に分割して
前記各副ディジクルアナログ変換器に入力し、該各側デ
ィジタルアナログ変換器から出力される部分アナログ信
号に、対応する部分ディジクル信号に相当する重み（＝
Ｊりをして加算することにより前記アナログ出力信号を
作成し、且つ該ディジタル入力信号とアナログ出力信号
との関係に直線性を維持せしめる如く、前記各部分ディ
ジタル信号を補正することにより達成される。
ｆｆｌ 発明の実施例
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例によるディジタルアナログ変
換器を示す図であり、第３図は第２図におりる部分ディ
ジクル信号の一例を示す図であり、第４図は第２図にお
ける部分アナログ信号の一例を示す図である。なお、全
図をｉｍじて同一符号は同一対象物を示す。第２図にお
い°ζは、２進１８桁のディジタル入力信号ｄをアナロ
グ出力信号ｌに変換するディジクルアナログ変換器が示
される。
換器を示す図であり、第３図は第２図におりる部分ディ
ジクル信号の一例を示す図であり、第４図は第２図にお
ける部分アナログ信号の一例を示す図である。なお、全
図をｉｍじて同一符号は同一対象物を示す。第２図にお
い°ζは、２進１８桁のディジタル入力信号ｄをアナロ
グ出力信号ｌに変換するディジクルアナログ変換器が示
される。
該ディジタルアナログ変換器は、３１１Ｍの副ディジタ
ルアナログ変換器５．６および７と、符号変換部８とを
具備している。各副ディジタルアナログ変換器５．６お
よび７は、何れも例えば第１図に示されると同様の構成
を有する汎用のディジタルアナログ変換器であり、副デ
ィジタルアナログ変換器５は端子Ｄｏ乃至Ｄ９から入力
される２進ＩＯ桁のディジタル信号をアナログ信号に変
換して端子ｌから出力する。同様に副ディジタルアナし
１グ変換器６および７も、それぞれ端子ＤＯ乃至Ｉ〕７
から入力される２進８桁のディジタル信号をアナログ信
号に変換して端子！から出力する。また符号変換部８は
、端子ＤＯ乃至１〕１７から入力されるディジタル入力
信号ｄの各桁を第３図に示す如く分割して、部分ディジ
タル信号ｄ （５） 、ｄ（６）およびｄ （７）を
作成し、それぞれ副ディジタルアナログ変換器５．６お
よび７の端子Ｄ０乃至Ｄ９またばｂｒｒ、＋子ＤＯ乃至
Ｄ７に伝達する６第３図においては、部分ディジタル信
号ｄ （５）はディジクル入力信′；Ｊ−ｄの第８乃至
第１７桁に、部分ディジタル信号ｄ （６）は同しく第
３桁乃至第１０桁に、部分ディジタル信号ｄ （７）は
同しく第０桁乃至第７桁にそれぞれ対応する。従ってデ
ィジタル入力信号ｄの第８乃至第１０桁は部分ディジタ
ル信号ｄ （５）およびｄ （６）に重複し°ζ対応し
、またディジタル入力信号ｄの第３桁乃至第７桁は部分
ディジタル信号ｄ （６）およびｄ （７）に重複して
対応する。各副ディジタルアナログ変換器５．６および
７は、前述と同様の原理により入力された各部分ディジ
タル信号ｄ（５）、ｄ （６）およびｄ（７）を、それ
ぞれ部分アナログ信号ｉ （５） 、＋ （６）お
よびｉ （７）に変換して出力する。部分アナログ信号
ｉ （６）には抵抗Ｒ１およびＲ２により、また部分ア
ナログ信号ｉ （７）には１１℃抗Ｒ３およびＲ４によ
り、それぞれ重み（リリが行われた後、部分アナログｔ
ａ号Ｉ （５）と加算されてアナログ出力信号Ｉが作成
され、端子夏から出力される。該重みイτＪりは、各対
応する部分ディジタル信号ｄ （６）およびｄ （７）
の部分ディジタル信号ｄ （５）に対′ｌるディジタル
入力信号ｄ内の１行位置により定められる。第３図に示
される如く、部分ディジタル信号ｄ （６）およびｄ
（７）の最大桁は、部分ディジタル信号ｄ（５）の最大
桁に比し、それぞれ７桁および１０桁低位に在る。従っ
て抵抗Ｒ１およびＲ２による１４１ｉ分アナログ信号ｉ
（６）に対する重のは１／１２８に設定され、また抵
抗Ｒ３およびＲ４による部分アナログ信号ｉ （７）に
対する市みはｌ／１０２４に設定される。斯くして得ら
れるアナログ出力信号ｉを観察し、ディジタル入力信号
（１との関係が直線的となる如く、符号変換ａ（；８に
おいて各部分ディジタル信号ｄ （５） 、ｄ （（
ｉ）およびｄ（７）に補正を加える。次に補正原理を第
４図に基づき説明する。なお第４図においＣは、便宜上
部分アナログ信号Ｉ （５）および重めイλＪりされた
後のｌ （６）のみが示され、部分アナに１グ信号１
（７）は省略されている。部分ディジタル信号ｄ （５
）は、ディジタル入力信号ｄａ、ｄｂおよびｄｃにおい
て最小１１テが１ビツト宛増加し、副ディジクルアナロ
グ変換器５から出力される部分アナログ信号ｉ （５）
はそれぞれｉａ −、ｉ ｂおよびｉｃとなる。なお１
ｃ−ｉｂば理論値Δｉと等しくなるが、１ｂ−ｉａは副
ディジタルアナログ変換器５の許容誤差内の偏差Δｉ＋
Δｉ′を有する。
ルアナログ変換器５．６および７と、符号変換部８とを
具備している。各副ディジタルアナログ変換器５．６お
よび７は、何れも例えば第１図に示されると同様の構成
を有する汎用のディジタルアナログ変換器であり、副デ
ィジタルアナログ変換器５は端子Ｄｏ乃至Ｄ９から入力
される２進ＩＯ桁のディジタル信号をアナログ信号に変
換して端子ｌから出力する。同様に副ディジタルアナし
１グ変換器６および７も、それぞれ端子ＤＯ乃至Ｉ〕７
から入力される２進８桁のディジタル信号をアナログ信
号に変換して端子！から出力する。また符号変換部８は
、端子ＤＯ乃至１〕１７から入力されるディジタル入力
信号ｄの各桁を第３図に示す如く分割して、部分ディジ
タル信号ｄ （５） 、ｄ（６）およびｄ （７）を
作成し、それぞれ副ディジタルアナログ変換器５．６お
よび７の端子Ｄ０乃至Ｄ９またばｂｒｒ、＋子ＤＯ乃至
Ｄ７に伝達する６第３図においては、部分ディジタル信
号ｄ （５）はディジクル入力信′；Ｊ−ｄの第８乃至
第１７桁に、部分ディジタル信号ｄ （６）は同しく第
３桁乃至第１０桁に、部分ディジタル信号ｄ （７）は
同しく第０桁乃至第７桁にそれぞれ対応する。従ってデ
ィジタル入力信号ｄの第８乃至第１０桁は部分ディジタ
ル信号ｄ （５）およびｄ （６）に重複し°ζ対応し
、またディジタル入力信号ｄの第３桁乃至第７桁は部分
ディジタル信号ｄ （６）およびｄ （７）に重複して
対応する。各副ディジタルアナログ変換器５．６および
７は、前述と同様の原理により入力された各部分ディジ
タル信号ｄ（５）、ｄ （６）およびｄ（７）を、それ
ぞれ部分アナログ信号ｉ （５） 、＋ （６）お
よびｉ （７）に変換して出力する。部分アナログ信号
ｉ （６）には抵抗Ｒ１およびＲ２により、また部分ア
ナログ信号ｉ （７）には１１℃抗Ｒ３およびＲ４によ
り、それぞれ重み（リリが行われた後、部分アナログｔ
ａ号Ｉ （５）と加算されてアナログ出力信号Ｉが作成
され、端子夏から出力される。該重みイτＪりは、各対
応する部分ディジタル信号ｄ （６）およびｄ （７）
の部分ディジタル信号ｄ （５）に対′ｌるディジタル
入力信号ｄ内の１行位置により定められる。第３図に示
される如く、部分ディジタル信号ｄ （６）およびｄ
（７）の最大桁は、部分ディジタル信号ｄ（５）の最大
桁に比し、それぞれ７桁および１０桁低位に在る。従っ
て抵抗Ｒ１およびＲ２による１４１ｉ分アナログ信号ｉ
（６）に対する重のは１／１２８に設定され、また抵
抗Ｒ３およびＲ４による部分アナログ信号ｉ （７）に
対する市みはｌ／１０２４に設定される。斯くして得ら
れるアナログ出力信号ｉを観察し、ディジタル入力信号
（１との関係が直線的となる如く、符号変換ａ（；８に
おいて各部分ディジタル信号ｄ （５） 、ｄ （（
ｉ）およびｄ（７）に補正を加える。次に補正原理を第
４図に基づき説明する。なお第４図においＣは、便宜上
部分アナログ信号Ｉ （５）および重めイλＪりされた
後のｌ （６）のみが示され、部分アナに１グ信号１
（７）は省略されている。部分ディジタル信号ｄ （５
）は、ディジタル入力信号ｄａ、ｄｂおよびｄｃにおい
て最小１１テが１ビツト宛増加し、副ディジクルアナロ
グ変換器５から出力される部分アナログ信号ｉ （５）
はそれぞれｉａ −、ｉ ｂおよびｉｃとなる。なお１
ｃ−ｉｂば理論値Δｉと等しくなるが、１ｂ−ｉａは副
ディジタルアナログ変換器５の許容誤差内の偏差Δｉ＋
Δｉ′を有する。
その結果、副ディジタルアナログ変換器６が部分ディジ
タル信号ｄ （６）と部分アナログ信号１ （６）との
間に略直線的な関係を有していても、ディジタル入力信
号ｄがｄａからｄｂを経由してｄＣに変化した場合に、
アナログ出力信号ｉは直線的には変化しない。かかる欠
点を除去する為に、ディジタル入力信号ｄａおよびｄｂ
間においては、副ディジタルアナログ変換器６に入力す
る部分ディジタル信号ｄ （６）に部分アナログ信号ｉ
（６）がΔｉ′だけ増加してｌ （６） ’と
なる如き補正を符号変換部８に施す。なお部分ディジク
ル信号ｄ （５）と重複した桁（ディジタル入力信号ｄ
の第８乃至第１０桁）は、かかる？ｉｌｉ正の可能範囲
を拡張するに有効である６以」二により、ディジタル入
力信号ｄｂにおけるアナｌ」グ出力信号ｉの非直線性は
補正される。
タル信号ｄ （６）と部分アナログ信号１ （６）との
間に略直線的な関係を有していても、ディジタル入力信
号ｄがｄａからｄｂを経由してｄＣに変化した場合に、
アナログ出力信号ｉは直線的には変化しない。かかる欠
点を除去する為に、ディジタル入力信号ｄａおよびｄｂ
間においては、副ディジタルアナログ変換器６に入力す
る部分ディジタル信号ｄ （６）に部分アナログ信号ｉ
（６）がΔｉ′だけ増加してｌ （６） ’と
なる如き補正を符号変換部８に施す。なお部分ディジク
ル信号ｄ （５）と重複した桁（ディジタル入力信号ｄ
の第８乃至第１０桁）は、かかる？ｉｌｉ正の可能範囲
を拡張するに有効である６以」二により、ディジタル入
力信号ｄｂにおけるアナｌ」グ出力信号ｉの非直線性は
補正される。
以上の説明から明らかな如く、本実施例によれば、２進
１８桁のディジタル入力信号ｄをアナログ出力信号ｉに
変換するディジタルアナログ変換器が、汎用の副ディジ
タルアナ１：′Ｉグ変換器５（１０桁）、６および７（
何れも８桁）により構成される為、前述の如き技術的並
びに経済的問題は解決される。
１８桁のディジタル入力信号ｄをアナログ出力信号ｉに
変換するディジタルアナログ変換器が、汎用の副ディジ
タルアナ１：′Ｉグ変換器５（１０桁）、６および７（
何れも８桁）により構成される為、前述の如き技術的並
びに経済的問題は解決される。
なお、第２図乃至第４図はあく迄本発明の一実施例に過
ぎず、例えば部分ディジタル信号ｄ （５）、ｄ （
６） 、ｄ （７）およびディジタル人力信号ｄの桁数
は図示されるものに限定されることは無く、他の任意の
桁数の場合にも本発明のりＪ果は変らない。またディジ
タルアナ１、Ｊグ変換器は図示される３個の副ディジタ
ルアナログ変換器５．６および７により構成されるもの
に限定されることば無く、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変らない。
ぎず、例えば部分ディジタル信号ｄ （５）、ｄ （
６） 、ｄ （７）およびディジタル人力信号ｄの桁数
は図示されるものに限定されることは無く、他の任意の
桁数の場合にも本発明のりＪ果は変らない。またディジ
タルアナ１、Ｊグ変換器は図示される３個の副ディジタ
ルアナログ変換器５．６および７により構成されるもの
に限定されることば無く、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変らない。
＋ｇ） 発明の効果
以上、本発明によれば、低精度且つ高速の汎用ディジタ
ルアナログ変換器を副ディジタルアナログ変換器として
使用することにより、高精度且つ高速のディジタルアナ
ログ変換器が経済的に実現することが可能となる。
ルアナログ変換器を副ディジタルアナログ変換器として
使用することにより、高精度且つ高速のディジタルアナ
ログ変換器が経済的に実現することが可能となる。
第１図は従来あるディジタルアナログ変換器の一例を示
す図、第２図は本発明の一実施例によるディジタルアナ
ログ変換器を示す図、第３図は第２ｒｇ！Ｊにおける部
分ディジタル信号の一例を示す図、第４図は第２図にお
ける部分アナログ信号の二側を示す図である。 図において、１はスイッチ設定部、２−０乃至２−９は
スイッチ、３は基準電源、４−０乃至４−９は電流源、
５乃至７ば副ディジタルアナログ変換器、８は符号変換
部、ＤＯ乃至Ｄ１７および夏は端子、ｄ、ｄａ、ｄｂお
よびｄｃはディジタル入力信号、ｉｓ ｉａ、、ｉｂ
および五〇はアナログ出力信号、ｄ （５） 、ｄ（６
）およびｄ（７）は部分ディジタル信号、ｉ （５）
、ｆ （６）およびｉ （７）は部分アナログ信号
、ΔｉおよびΔｉ′はアナログ出力信号の差、を示ず。 １＄ １ 日 早 ２ 図 ／７ＩＩｒ！Ｉａｒｌｒλｕｒｅ啼＃７６ｆ４９２ｒ。 第 ５ 図 ｄｂ ｄｂ ｄｃ
≠ ４ 図
す図、第２図は本発明の一実施例によるディジタルアナ
ログ変換器を示す図、第３図は第２ｒｇ！Ｊにおける部
分ディジタル信号の一例を示す図、第４図は第２図にお
ける部分アナログ信号の二側を示す図である。 図において、１はスイッチ設定部、２−０乃至２−９は
スイッチ、３は基準電源、４−０乃至４−９は電流源、
５乃至７ば副ディジタルアナログ変換器、８は符号変換
部、ＤＯ乃至Ｄ１７および夏は端子、ｄ、ｄａ、ｄｂお
よびｄｃはディジタル入力信号、ｉｓ ｉａ、、ｉｂ
および五〇はアナログ出力信号、ｄ （５） 、ｄ（６
）およびｄ（７）は部分ディジタル信号、ｉ （５）
、ｆ （６）およびｉ （７）は部分アナログ信号
、ΔｉおよびΔｉ′はアナログ出力信号の差、を示ず。 １＄ １ 日 早 ２ 図 ／７ＩＩｒ！Ｉａｒｌｒλｕｒｅ啼＃７６ｆ４９２ｒ。 第 ５ 図 ｄｂ ｄｂ ｄｃ
≠ ４ 図
Claims (1)
- 所定ｔｌｉのディジタル人力信号をアナログ出力信号に
変換するディジタルアナログ変換器において、前記所定
桁数未満の桁数のディジタル信号をアナログ信号に変換
する複数の副ディジタルアナログ変換器を設け、前記デ
ィジクル入力信号の全桁を隣接した該副ディジタルアナ
ログ度換器の各境界において少なくも１桁以上が重複す
る如く部分ディジタル信号に分割して前記各副ディジタ
ルアナログ変換器に入力し、該各側ディジクルアナログ
変換器から出力される部分アナログ信号に、対応する部
分ディジタル信号に相当する重み付りをして加林するこ
とにより前記アナログ出方信号を作成し、且つ該ディジ
タル入力信号とアナログ出刃信号との関係に直線性を維
持せしめる如く、前記各部分ディジタル（Ｍ ”Ｊ−を
補正することを特徴とするディジタルアナ１」グ変換器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13254382A JPS5923622A (ja) | 1982-07-29 | 1982-07-29 | デイジタルアナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13254382A JPS5923622A (ja) | 1982-07-29 | 1982-07-29 | デイジタルアナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923622A true JPS5923622A (ja) | 1984-02-07 |
| JPS6326929B2 JPS6326929B2 (ja) | 1988-06-01 |
Family
ID=15083735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13254382A Granted JPS5923622A (ja) | 1982-07-29 | 1982-07-29 | デイジタルアナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923622A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003150115A (ja) * | 2001-08-29 | 2003-05-23 | Seiko Epson Corp | 電流生成回路、半導体集積回路、電気光学装置および電子機器 |
| JP2006106696A (ja) * | 2004-10-08 | 2006-04-20 | Samsung Sdi Co Ltd | デジタル／アナログコンバータとこれを利用した表示装置，およびその表示パネルと駆動方法 |
| JP2006146170A (ja) * | 2004-11-23 | 2006-06-08 | Samsung Sdi Co Ltd | データ駆動部，発光表示装置，及び電流範囲制御回路 |
| US7903127B2 (en) | 2004-10-08 | 2011-03-08 | Samsung Mobile Display Co., Ltd. | Digital/analog converter, display device using the same, and display panel and driving method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132967A (en) * | 1977-04-26 | 1978-11-20 | Nippon Telegr & Teleph Corp <Ntt> | Da converter |
-
1982
- 1982-07-29 JP JP13254382A patent/JPS5923622A/ja active Granted
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6326929B2 (ja) | 1988-06-01 |
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