KR100494202B1 - Ａ/ｄ 변환기 - Google Patents

Abstract

본 발명의 A/D 변환기는 복수의 기준 전압들을 발생하는 기준 전압 발생부; 복수의 출력 전압 세트들을 발생하기 위해서 복수의 기준 전압들 각각과 입력 신호 전압 간의 전압 차를 증폭하는 차동 증폭기로서, 복수의 출력 전압 세트들 각각은 상보 비반전 및 반전된 출력 전압들을 포함하는, 상기 차동 증폭부; 및 복수의 출력 전압 세트들을 수신하는 동작부로서, 클럭 신호에 따라 동작되는, 상기 동작부를 포함한다.

Description

Ａ/Ｄ 변환기{A/D converter}

본 발명의 분야

본 발명은 아날로그 신호를 디지털 신호로 변환하는 A/D 변환기에 관한 것으로, 보다 구체적으로 병렬형 A/D 변환기에 관한 것이다.

관련 기술의 설명

도 10은 종래의 병렬형 A/D 변환기(800)의 구성도이다. 이 종래의 A/D 변환기(800)는 고속 아날로그-디지털 변환을 수행하는데 사용된다.

종래의 A/D 변환기(800)는 기준 전압 발생기 회로(801), 차동 증폭기 어레이(802), 비교기 회로 어레이(803), 및 인코더 회로(805)를 포함한다. 기준 전압 발생기 회로(801)는 전압을 분할하는 복수의 저항들(R₁-R_n)을 사용하며, 그 전압은 탑 레벨(top level) 기준 전압(801a)과 바텀 레벨(bottom level) 기준 전압(801b)이 인가되는 단자들 사이에 인가되어, 기준 전압들(VR₁-VR_{n +1})을 발생한다. 기준 전압들(VR₁-VR_n+1)은 차동 증폭기 어레이(802)에 입력된다. 비교기 회로 어레이(803)는 병렬 방식으로 기준 전압들(VR₁-VR_{n +1})과 아날로그 신호 전압 입력 단자(804)를 통해 입력된 아날로그 신호 전압을 비교한다. 인코더 회로(805)는 비교기 회로 어레이(803)에 의해 출력된 비교 결과들에 대한 논리 처리(변환)를 수행하여 미리 규정된 분해능(prescribed resolution)을 갖는 디지털 데이터 신호를 출력한다.

전술한 병렬 구조를 갖는 A/D 변환기(800)와 같은, 종래의 A/D 변환기는 적분형들, 직병렬형들 등과 같은 각종 유형들의 다른 종래의 A/D 변환기들에 비해 고속의 A/D 변환을 수행한다는 이점이 있다. 그러나, 그 분해능이 증가됨에 따라, 종래의 A/D 변환기에 포함된 차동 증폭기들 및 비교기 회로들의 수도 증가되어야 하고, 따라서 전력 소비 및 차동 증폭기들과 비교기 회로들에 의해 점유되는 면적도 증가된다는 점이 종래의 A/D 변환기의 단점이다.

일본 특허 공개 공보 번호 제 4-43718호는 전술된 단점을 극복하기 위해 개선된 다른 종래의 A/D 변환기(900)를 개시하고 있다.

도 11은 개선된 종래의 병렬형 A/D 변환기(900)의 구성도이다. A/D 변환기(900)는 기준 전압 발생기 회로(911), 차동 증폭기 어레이(912), 보간 저항 어레이(916), 비교기 회로 어레이(903), 및 인코더 회로(905)를 포함한다. A/D 변환기(900)에서, 비교기 회로 어레이(903) 및 인코더 회로(905)는 도 10의 A/D 변환기(800)의 대응하는 요소들과 동일한 구조를 갖는다. 그러나, A/D 변환기(900)는 기준 전압 발생기 회로(911)에 포함된 저항들의 수가 기준 전압 발생기 회로(801)에 포함된 저항들의 수보다 작고, 차동 증폭기 어레이(912)에 포함된 차동 증폭기들의 수가 차동 증폭기 어레이(802)에 포함된 차동 증폭기들의 수보다 작으며, 보간 저항 어레이(916)가 더 포함된다는 점에서 A/D 변환기(800)와는 상이하다.

구체적으로, 기준 전압 발생기 회로(911)는 기준 전압들(VR₁-VR_{m +1})을 발생하기 위해서, 탑 레벨 기준 전압(911a)과 바텀 레벨 기준 전압(911b)이 인가되는 단자들 사이에 인가되는 전압을 분할하기 위해, A/D 변환기(900)의 분해능에 따라, 필요한 개수 미만인 m개의 저항들(R₁-R_m)을 사용한다.

차동 증폭기 어레이(912)는 차동 출력 전압들(비반전된 출력 전압들 및 반전된 출력 전압들)을 출력하기 위해서, 아날로그 신호 전압 입력 단자(904)를 통해 입력된 입력 아날로그 신호 전압과 각각의 기준 전압들(VR₁-VR_{n +1})간의 전압 차들을 증폭하기 위해 m+1개의 차동 증폭기들을 사용한다.

보간 저항 어레이(916)는 복수의 저항들을 포함하며, 보간되도록 하기 위해서, 비반전된 출력 전압들이 인가되는 두 개의 인접한 차동 증폭기들의 단자들 사이에 인가되는 전압과, 반전된 출력 전압들이 인가되는 두 개의 인접한 차동 증폭기들의 단자들 사이에 인가되는 전압을 분할한다. 비반전된 출력 전압들로부터 도출된 보간된 전압들 각각은 비교기 회로 어레이(903)에 포함된 대응하는 비교기 회로에 의해 반전된 출력 전압들로부터 도출된 보간된 전압들 중 대응하는 전압과 비교된다. 비교 결과들은 디지털 데이터 신호를 출력하기 위해 인코더 회로(905)에 의해 디지털 코드로 변환된다.

A/D 변환기(900)에서, 기준 전압들(VR₁-VR_{m +1}) 각각과 아날로그 신호 전압 간 전압 차들은 전압 차들에 차동 증폭기 어레이(912)의 이득을 곱함으로써 증폭된다. 또한, 비교기 회로 어레이(903)에 포함된 각 비교기 회로는 보간 저항 어레이(916)에 의해 보간된 것인, 두 개의 인접한 차동 증폭기들의 대응하는 출력 전압들에 대해 전압 비교를 수행하고, 따라서 차동 증폭기들의 수는 보간 처리가 수행되지 않는 경우에 비해, 1/x로 감소될 수 있으며, 여기서 x는 보간된 비트들의 수이다. 그러므로, 전력 소비와 차동 증폭기들에 의해 점유되는 면적을 어느 정도 감소시킬 수 있다.

도 10의 A/D 변환기(800)와 도 11의 A/D 변환기(900) 모두에 사용될 수 있는 비교기 회로가 도 12에 도시된다.

도 12는 종래의 A/D 변환기에 사용하기 위한 비교기 회로(850)의 회로도이다.

비교기 회로(850)는 NMOS 트랜지스터(m1)의 게이트에 인가되는 전압(Vo)을 NMOS 트랜지스터(m2)의 게이트에 인가되는 전압(Vob)과 비교한다.

Vo>Vob일 때, NMOS 트랜지스터(m1)의 드레인 전류(Id1)는 NMOS 트랜지스터(m2)의 드레인 전류(Id2)보다 크다. 이 경우, 비교기 회로(850)의 출력 전압들은 부하 저항(RL)과 드레인 전류들(Id1, Id2)에 의해 결정된다. 비교기 회로(850)의 결정된 출력 전압들 간의 관계는 Q(=VDD-Id1ㆍRL) < QB(= VDD-Id2ㆍRL)로 표시된다.

Vo<Vob일 때, NMOS 트랜지스터(m2)의 드레인 전류(Id2)는 NMOS 트랜지스터(m1)의 드레인 전류(Id1)보다 크다. 비교기 회로(850)의 출력 전압들 간의 관계는 Q > QB로 표시된다.

그러나, 전술한 방식으로 차동 증폭기들에 의해 증폭된 전압들을 보간하여 비교하기 위해 보간 저항들을 사용하도록 A/D 변환기가 구성된 경우라도, A/D 변환기에 포함된 비교기 회로들의 수는 A/D 변환기의 분해능의 요건들을 따를 필요가 있다. 구체적으로, A/D 변환기가 n비트 디지털 코드를 출력할 때 2ⁿ⁺¹ 비교기 회로들이 필요하다. 그러므로, A/D 변환기에는, A/D 변환기의 분해능이 증가됨에 따라, A/D 변환기에 포함된 비교기 회로들의 수도 상당히 증가되며, 그것에 의하여 A/D 변환기의 전력 소비도 증가한다는 문제점이 있다.

비교기 회로 그 자체의 전력 소비를 감소시키는 기술들 중 하나는 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 30, NO. 3, 1995년 3월의, 166-172 페이지에 기재되어 있는, 토마스 병학 조(Thomas Byunghak Cho)에 의한 "A 10 b, 20 Msample/s, 35 mW Pipeline A/D Converter"에 공지되어 있다. 이 간행물은 전형적인 A/D 변환기에서 사용하는 고속 고응답 정전류형 비교기 회로들 대신에, 파이프라인 A/D 변환기의 각 파이프라인 단(stage)에 제공되는 저분해능의 A/D 변환부에 동적 비교기 회로들이 사용됨을 기재하고 있다. 동적 비교기 회로가 정전류를 필요로 하지 않기 때문에, 정전류형 비교기 회로가 사용되는 경우에 비해 전력 소비가 상당히 감소된다.

그러나, 전술한 동적 비교기 회로는 저분해능의 A/D 변환기에만 사용될 수 있다는 문제점이 있는데, 그 이유는 이러한 A/D 변환기의 오프셋의 영향이 비교 정밀도를 저하시킬 정도로 크기 때문이다. 또한, 비교적 큰 분해능을 갖는 A/D 변환기에 동적 비교기 회로를 사용하기 위해서, 에러 정정 처리가 수행될 필요가 있다. 추가의 회로가 에러 정정 처리를 수행하는데 필요하게 되며, 추가 회로의 공급으로 증가하게 되는 전력 소비 및 회로 면적은 무시할 수 없다.

본 발명의 한 양태에 따라, 복수의 기준 전압들을 발생하는 기준 전압 발생부; 복수의 출력 전압 세트들을 발생하기 위해서 복수의 기준 전압들 각각과 입력 신호 전압 간의 전압 차를 증폭하기 위한 차동 증폭부로서, 그 복수의 출력 전압 세트들 각각은 상보 비반전 및 반전된 출력 전압들을 포함하는, 상기 차동 증폭부; 및 그 복수의 출력 전압 세트들을 수신하는 동작부로서, 클럭 신호에 따라 동작되는, 상기 동작부를 포함하고, 그 동작부는 임계 전압(Vtn)을 갖는 비교부를 포함하며; 그 비교부는 복수의 출력 전압 세트들 중 제 1 및 제 2 출력 전압 세트들이 입력되는 입력 트랜지스터부와, 클럭 신호에 따라 동작하는 포지티브-피드백부(positive-feedback section)를 포함하며, 제 1 출력 전압 세트는 제 1 비반전된 출력 전압 및 제 1 반전된 출력 전압을 포함하며, 제 2 출력 전압 세트는 제 2 비반전된 출력 전압과 제 2 반전된 출력 전압을 포함하며, 입력 트랜지스터부는 임계 전압(Vtn)을 결정하기 위해 미리 규정된 가중치 계산을 수행하고, 제 1 비반전된 출력 전압과 제 1 반전된 출력 전압 간의 차와 제 2 비반전된 출력 전압과 제 2 반전된 출력 전압 간의 차를 비교하여 비교 결과를 포지티브-피드백부에 출력하고, 그 포지티브-피드백부는 클럭 신호가 미리 규정된 레벨에 있을 때 입력 트랜지스터부에 의해 출력된 비교 결과를 증폭하고, 증폭된 비교 결과를 유지하며 동시에 증폭된 비교 결과를 디지털 신호로서 출력하는, A/D 변환기가 제공된다.

본 발명의 일 실시예에서, A/D 변환기는 디지털 신호를 인코딩하는 인코딩부를 더 포함한다.

본 발명의 다른 실시예에서, A/D 변환기는 제 1 및 제 2 비반전된 출력 전압들을 보간하는 제 1 보간부와 제 1 및 제 2 반전된 출력 전압들을 보간하는 제 2 보간부를 더 포함한다.

본 발명의 또 다른 실시예에서, A/D 변환기는 입력 신호 전압의 레벨에 따라 동작부를 제어하기 위해, 입력 신호 전압을 검출하는 입력 신호 전압 레벨 검출부를 더 포함한다.

본 발명의 또 다른 실시예에서, 그 입력 트랜지스터부는 복수의 트랜지스터들을 포함하고, 가중치 계산은 복수의 트랜지스터들의 각 크기들을 변경함으로써 수행된다.

본 발명의 또 다른 실시예에서, 그 동작부는 2ⁿ개의 비교부들을 포함하고, 여기서 n은 정수이다.

본 발명의 또 다른 실시예에서, 각각의 미리 규정된 트랜지스터 패턴들을 형성하기 위해 복수의 트랜지스터들이 제공되고, 더미 트랜지스터 패턴들은 일련의 트랜지스터 패턴들의 대향 단(opposite ends)에 제공된다.

본 발명의 또 다른 실시예에서, 각각의 미리 규정된 트랜지스터 패턴들을 형성하기 위해 복수의 트랜지스터들이 제공되고, 일련의 트랜지스터 패턴들은 입력 트랜지스터부의 중앙선에 관하여 선형적으로 대칭이다.

본 발명의 또 다른 실시예에서, 상기 기준 전압 발생부, 상기 차동 증폭부, 및 상기 동작부는 단일 칩상에 형성된다.

본 발명의 다른 양태에 따라, 가변 주파수를 갖는 클럭 신호를 발생하는 클럭 신호 발생부; 및 그 클럭 신호 발생부가 접속된 A/D 변환기를 포함하며, 그 A/D 변환기는, 복수의 기준 전압들을 발생하는 기준 전압 발생부; 복수의 출력 전압 세트들을 발생하기 위해, 복수의 기준 전압들 각각과 입력 신호 전압 간의 전압 차를 증폭하는 차동 증폭부로서, 그 복수의 출력 전압 세트들 각각은 상보 비반전 및 반전된 출력 전압들을 포함하는, 상기 차동 증폭부; 및 그 복수의 출력 전압 세트들을 수신하는 동작부로서, 클럭 신호에 따라 동작되는, 상기 동작부를 포함하고, 상기 동작부는 임계 전압(Vtn)을 갖는 비교부를 포함하며; 그 비교부는 복수의 출력 전압 세트들 중 제 1 및 제 2 출력 전압 세트들이 입력되는 입력 트랜지스터부와, 클럭 신호에 따라 동작하는 포지티브-피드백부를 포함하며, 제 1 출력 전압 세트는 제 1 비반전된 출력 전압 및 제 1 반전된 출력 전압을 포함하며, 제 2 출력 전압 세트는 제 2 비반전된 출력 전압과 제 2 반전된 출력 전압을 포함하며, 그 입력 트랜지스터부는 임계 전압(Vtn)을 결정하기 위해 미리 규정된 가중치 계산을 수행하고, 제 1 비반전된 출력 전압과 제 1 반전된 출력 전압 간의 차와 제 2 비반전된 출력 전압과 제 2 반전된 출력 전압 간의 차를 비교하여 비교 결과를 포지티브-피드백부에 출력하고, 그 포지티브-피드백부는 클럭 신호가 미리 규정된 레벨에 있을 때 입력 트랜지스터부에 의해 출력된 비교 결과를 증폭하고 증폭된 비교 결과를 유지하는 동시에 증폭된 비교 결과를 디지털 신호로서 출력하는, 시스템이 제공된다.

이에 따라서, 여기에 기술된 발명은 낮은 전력 소비를 실현하는 고속 및 고정밀 A/D 변환기를 제공한다는 이점이 있다.

본 발명의 이들 및 다른 이점들은 첨부한 도면들을 참조하여 다음의 상세한 설명을 읽고 이해할 때 이 기술에 숙련된 자들에게 명백하게 될 것이다.

이하, 본 발명에 따른 병렬형 A/D 변환기의 실시예들은 도면들을 참조하여 상세히 기술한다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 A/D 변환기(100)의 구조도이다. A/D 변환기(100)는 기준 전압 발생기 회로(기준 전압 발생부)(111), 차동 증폭기 어레이(차동 증폭부)(112), 및 동작 회로(동작부)(113)를 포함한다. A/D 변환기(100)는 인코더 회로(인코딩부)(105)를 더 포함할 수 있다. 기준 전압 발생기 회로(111)는 복수의 기준 전압들(VR₁-VR_m+1)을 발생한다. 차동 증폭기 어레이(112)는 m+1개의 차동 증폭기들(A₁-A_m+1)을 포함하고, 아날로그 신호 전압 입력 단자(104)를 통해 입력되는 입력 아날로그 신호 전압(A_in)과 복수의 기준 전압들(VR₁-VR_{n +1}) 각각 간의 전압 차들을 증폭하여, 복수의 출력 전압 세트들을 발생시킨다. 복수의 출력 전압 세트들 각각은 상보 비반전 및 반전된 출력 전압들을 포함한다. 동작 회로(113)는 복수의 출력 전압 세트들을 수신하고 클럭 신호에 따라 동작된다. 동작 회로(113)는 n+1개의 비교기 회로들(비교부)(Cr₁-Cr_{n +1})을 더 포함한다. 비교기 회로들(Cr₁-Cr_n+1) 각각은 4개의 입력 단자들을 갖는다. 차동 증폭기들(A₁-A_m+1)에 의해 제공된 복수의 출력 전압 세트들에 포함된 비반전 및 반전된 출력 전압들은 비교기 회로들(Cr₁-Cr_n+1) 중 대응하는 한 회로에 직접 입력된다.

각각의 비교기 회로들(Cr₁-Cr_n+1)은 입력 트랜지스터부와 포지티브-피드백부를 갖는다. 입력 트랜지스터부는 복수의 출력 전압 세트들 중 제 1 및 제 2 출력 전압 세트들을 수신한다. 포지티브-피드백부는 클럭 신호에 따라 동작된다.

인코더 회로(105)는 비교 결과들(디지털 신호들)을 인코딩하여 디지털 데이터 신호를 발생시킨다.

전술한 요소들 각각은 이하 상세히 기술된다.

기준 전압 발생기 회로(111)는 직렬로 함께 접속된 m개의 저항(R₁-R_m)을 포함한다. 탑 레벨 기준 전압(111a)과 바텀 레벨 기준 전압(111b)은 직렬의 저항들(R₁-R_m)의 대향 단에 인가된다. 직렬의 저항들(R₁-R_m)은 탑 레벨 기준 전압(111a)과 바텀 레벨 기준 전압(111b)이 인가되는 단자들 사이에 인가되는 전압을 분할하여, 기준 전압들(VR₁-VR_{m +1})을 발생한다.

차동 증폭기 어레이(112)에 포함된 각각의 차동 증폭기들(A₁-A_m+1)은 2개의 입력 단자들을 갖는다. 입력 아날로그 신호 전압(A_in)은 차동 증폭기들(A₁-A_m+1) 각각의 두 개의 입력 단자들 중 하나에 입력되고, 기준 전압들(VR₁-VR_{m +1}) 각각은 차동 증폭기들(A₁-A_m+1) 중 대응하는 증폭기의 두 입력 단자들 중 다른 하나에 입력된다. 그 결과, 차동 증폭기들(A₁-A_m+1) 각각은 한 세트의 복수의 출력 전압들(예를 들면, 제 1 출력 전압 세트, 제 2 출력 전압 세트, 등)을 출력한다. 각 세트의 복수의 출력 전압들은 서로 상보인 비반전된 출력 전압들(V₁-V_{m +1}) 중 하나와 반전된 출력 전압들(VB₁-VB_m+1) 중 대응하는 하나를 포함한다.

동작 회로(113) 내의 비교기 회로들(Cr₁-Cr_{n +1}) 각각의 입력 트랜지스터부는 임계 전압(Vtn)을 결정하기 위해서, 미리 규정된 가중치 계산을 수행하고, 제 1 비반전 및 반전된 출력 전압들 간의 차와 제 2 비반전 및 반전된 출력 전압들 간의 차를 비교함으로써 얻어진 비교 결과를, 동일한 비교기 회로의, 포지티브-피드백부에 출력한다. 제 1 비반전 및 반전된 출력 전압들은 제 1 출력 전압 세트에 포함되고, 제 2 비반전 및 반전된 출력 전압들은 제 2 출력 전압 세트에 포함된다.

클럭 신호가 미리 규정된 레벨에 있을 때, 피드백부는 입력 트랜지스터부에 의해 출력된 비교 결과를 증폭하고, 증폭된 비교 결과를 유지하는 동시에 인코더 회로(105)에 디지털 신호로서 증폭된 비교 결과를 출력한다.

본 발명의 실시예 1에서 사용된 동작 회로(113)에 포함된 비교기 회로가 이제 설명된다.

도 2는 본 발명의 실시예 1에서 사용되는 동작 회로(113)에 포함된 비교기 회로(200)의 회로도이다.

비교기 회로(200)는 NMOS 트랜지스터들(m11, m12, m13, m14)을 포함하는 입력 트랜지스터부, 및 NMOS 트랜지스터들(m3, m4) 및 PMOS 트랜지스터들(m7, m8)을 포함하는 포지티브-피드백부(교차 결합된 인버터 래치부)를 포함한다. 출력 단자들(Q, QB)은 포지티브-피드백부의 게이트들에 접속된다. 또한, NMOS 스위치 트랜지스터(m5)는 NMOS 트랜지스터(m3) 및 PMOS 트랜지스터(m7)의 드레인들 간에 접속되고, NMOS 스위치 트랜지스터(m6)는 NMOS 트랜지스터(m4) 및 PMOS 트랜지스터(m8)의 드레인들 간에 접속된다. 그러나, NMOS 스위치 트랜지스터들(m5, m6)의 위치들은 이것에 한정되지 않는다. 또한, PMOS 스위치 트랜지스터(m9)는 PMOS 트랜지스터(m7)의 드레인과 전원(VDD) 사이에 제공되고, PMOS 스위치 트랜지스터(m10)는 PMOS 트랜지스터(m8)의 드레인과 전원(VDD) 사이에 제공된다. 단자(CLK)는 그들의 각 게이트들에서 NMOS 스위치 트랜지스터들(m5, m6)과 PMOS 스위치 트랜지스터들(m9, m10)에 접속된다. NMOS 트랜지스터들(m11, m12)은 NMOS 트랜지스터(m3)의 소스와 접지(VSS) 사이에 제공된다. 입력 단자들(Vo1, Vo2)은 그들의 게이트에서 NMOS 트랜지스터들(m11, m12)에 각각 접속된다. NMOS 트랜지스터들(m13, m14)은 NMOS 트랜지스터(m4)의 소스와 접지(VCC) 사이에 제공된다. 입력 단자들(Vob1, Vob2)은 그들의 게이트들에서 NMOS 트랜지스터들(m13, m14)에 각각 접속된다.

전술된 바와 같이, 입력 트랜지스터부는 임계 전압(Vtn)을 결정하기 위해서, 미리 규정된 가중치 계산을 수행하고, 제 1 비반전 및 반전된 출력 전압들 간의 차와 제 2 비반전 및 반전된 출력 전압들 간의 차를 비교함으로써 얻어진 비교 결과를, 동일한 비교기 회로의, 포지티브-피드백부에 출력한다. 미리 규정된 가중치 계산은, 예를 들면, 입력 트랜지스터부의 트랜지스터들 간의 크기 비가 일정하게 되도록 설정함으로써 실현된다. 예를 들면, 트랜지스터들(m11, m12) 간의 크기 비와 트랜지스터들(m13, m14) 간의 크기 비를 1:3으로 설정함으로써, 임계 전압(Vtn)이 얻어질 수 있다. 전술된 미리 규정된 가중치 계산을 실현하는데 임의의 방법이 사용될 수 있음에 유의한다. 예를 들면, 전술한 미리 규정된 가중치 계산은 게이트 길이 혹은 폭에 관하여 입력 트랜지스터부에서 트랜지스터들 간의 크기 비가 일정하게 되도록 설정함으로써 실현될 수 있다.

클럭 신호가 미리 결정된 레벨에 있을 때, 포지티브-피드백부는 입력 트랜지스터부에 의해 출력된 비교 결과를 증폭하고 증폭된 비교 결과를 유지하는 동시에 인코더 회로(105)에 디지털 신호로서 증폭된 비교 결과를 출력한다.

본 발명의 실시예 1은 제 1 및 제 2 출력 전압 세트들이 입력되는 비교기 회로들의 수가 4인 경우와 관련하여 기술되었으나, 본 발명은 이것에 한정되지 않는다. 비교기 회로들의 수는 2ⁿ(n은 정수), 예를 들면 2, 8, 등이 될 수 있다.

비교기 회로(200)의 동작은 도 2 및 도 3을 참조하여 이제 기술된다.

도 3은 단자(CLK)에 입력되는 클럭 신호의 파형 및 비교기 회로(200)의 출력들(Q, QB)의 파형을 도시한 도면이다.

클럭 신호가 "로우(Low)" 레벨에 있을 때, NMOS 스위치 트랜지스터들(m5, m6)(도 2)은 턴 오프되고 PMOS 스위치 트랜지스터들(m9, m10)(도 2)은 턴 온된다. 그 결과, 포지티브-피드백부는 동작되지 않으며, 출력들(Q, QB)은 전원 전압까지 올라가서 출력들(Q, QB)은 "하이(High)" 레벨로 고정된다(즉, "리셋" 상태). 이 경우, 비교기 회로(200)엔 어떠한 전류도 흐르지 않는다.

클럭 신호가 "하이" 레벨에 있을 때, NMOS 스위치 트랜지스터들(m5, m6)은 턴 온되고, PMOS 스위치 트랜지스터들(m9, m10)은 턴 오프된다. 그 결과, 포지티브-피드백부가 동작하게 된다. 이 경우에, 각각의 NMOS 트랜지스터들(m11, m12, m13, m14)(도 2)은 드레인 전류가 게이트 전압으로 인해 선형으로 가변하는 선형 영역에서 동작되므로, 드레인 전압(V_{DS 1})은 NMOS 트랜지스터들(m11, m12)의 게이트들에 인가되는 입력 신호에 따라 발생되며, 드레인 전압(V_{DS 2})은 NMOS 트랜지스터들(m13, m14)의 게이트들에 인가되는 입력 신호에 따라 발생된다. 포지티브-피드백부는 드레인 전압들(V_{DS 1}, V_{DS 2}) 간의 전압 차에 대해, 전원 전압(VDD)의 레벨까지 증폭되도록 포지티브-피드백을 수행하고, 증폭된 전압 차의 상태("비교 및 래치" 상태)를 유지한다. 이 경우, 클럭 신호는 "하이"가 되고, 그러므로 NMOS 트랜지스터들(m11, m12, m13, m14)의 게이트들에 인가되는 입력 신호들에 따라, 전류는 비교기 회로(200)의 출력들(Q, QB)이 증폭될 때까지 비교기 회로(200)를 통해 흐르나, 전류는 출력들(Q, QB)이 비교기 회로(200)에 유지되어 있는 동안에는 비교기 회로(200)로 흐르지 않는다.

예를 들면, V_{DS 1} > V_{DS 2} 인 경우, 포지티브-피드백이 V_{DS 1}와 V_{DS 2}간의 전압 차에 대해 수행될 때, 출력(Q)은 전원 전압(VDD)의 레벨로 증폭되고, 출력(QB)은 접지(VSS) 레벨로 증폭된다. 반대로, V_{DS 1} < V_{DS 2} 인 경우, 포지티브-피드백이 V_{DS 1}와 V_{DS 2}간의 전압 차에 대해 수행될 때, 출력(Q)은 접지(VSS) 레벨로 증폭되고, 출력(QB)은 전원 전압(VSS) 레벨로 증폭된다.

NMOS 트랜지스터들(m11, m13)의 게이트 폭들이 W₁이고, NMOS 트랜지스터들(m12, m14)의 게이트 폭들이 W₂이고, NMOS 트랜지스터들(m11, m12, m13, m14)의 게이트 길이는 L이고, 비교기 회로(200)의 임계 전압이 V_T이고, 캐리어 이동도가 μ_n이고, 게이트 용량이 Cox이고, NMOS 트랜지스터들(m11, m12, m13, m14)의 게이트-소스 전압들이 각각 V_{GS 1}(=Vo1), V_{GS 2}(=Vo2), V_{GS 3}(=Vob1) 및 V_{GS 4}(=Vob2)인 경우, NMOS 트랜지스터들(m11, m12, m13, m14)의 각 드레인 콘덕턴스들(G₁₁, G₁₂, G₁₃, G₁₄)은 다음 식들(1.1)-(1.4)로 표현된다.

도 2의 비교기 회로(200)의 임계 전압은 V_{DS 1} = V_{DS 2}일 때, 즉 NMOS 트랜지스터들(m11, m12)의 각 드레인 콘덕턴스들(G₁₁, G₁₂)의 합이 NMOS 트랜지스터들(m13, m14)의 각 드레인 콘덕턴스들(G₁₃, G₁₄)의 합과 같을 때, 얻어진다. 식들 (1.1)-(1.4)에 의해, 관계 G₁₁ + G₁₂ = G₁₃ + G₁₄는

으로 표시된다.

그러므로, 다음의 식(1.5)이 얻어진다.

게이트 길이들(W₁, W₂) 간의 크기 비가 n/m : (m-n)/m인 경우에, 식(1.5)으로부터, 다음 식(1.6)이 얻어진다.

식(1.6)에 대해 도 4를 참조하여 상세히 기술한다.

도 4는 입력 신호들(Vo1, Vob1, Vo2, Vob2)과 비교기 회로(200)의 임계 전압의 궤적들을 도시한 도면이다. 도 4에서, 점선(A)은 입력 신호(Vo1)의 궤적으로부터 점선(A)까지의 거리와 입력 신호들(Vo2)의 궤적으로부터 점선(A)까지의 거리 간의 비가 n:m-n이 되도록 입력 신호들(Vo1, Vo2)에 평행하게 확장하는 식(1.6)의 좌변의 궤적을 나타내고, 점선(B)은 입력 신호(Vob1)의 궤적으로부터 점선(B)까지의 거리와 입력 신호(Vob2)의 궤적으로부터 점선(B)까지의 거리 간의 비가 n:m-n이 되도록 입력 신호들(Vob1, Vob2)에 평행하게 확장하는 식(1.6)의 우변의 궤적을 나타낸다. 점선(A)과 점선(B) 간의 교점(Vtn)은 비교기 회로(200)의 임계 전압을 나타낸다. 이 경우, 교점(Vtn)은 입력 신호들(Vo1, Vob1)의 교점(Vt1)과 입력 신호들(Vo2, Vob2)의 교점(Vt2) 간에 확장하는 선을 n:m-n의 비로 분할한다. 예를 들면, m=4인 경우, n=1일 때, 게이트 폭에 관하여 NMOS 트랜지스터(m11 혹은 m13)(도 2)와 NMOS 트랜지스터(m12 혹은 m14)(도 2) 간의 크기 비(W₁:W₂)는 1:3이므로, 비교기 회로(200)의 임계 전압(Vtn)은 교점(Vt1)과 교점(Vt2) 간 확장하는 선을 1:3의 비로 분할한다. n=2일 때, 게이트 폭에 관하여 NMOS 트랜지스터(m11 혹은 m13)와 NMOS 트랜지스터(m12 혹은 m14) 간 크기 비(W₁:W₂)는 2:2이므로, 비교기 회로(200)의 임계 전압(Vtn)은 교점(Vt1, Vt2) 간 확장하는 선을 2:2의 비로 분할한다. n=3일 때, 게이트 폭에 관하여 NMOS 트랜지스터(m11 혹은 m13)와 NMOS 트랜지스터(m12 혹은 m14) 간의 크기 비(W₁:W₂)는 3:1이므로, 비교기 회로(200)의 임계 전압(Vtn)은 교점(Vt1, Vt2) 간 확장하는 선을 3:1의 비로 분할한다. 이 방식으로, 게이트 폭에 관하여 NMOS 트랜지스터(m11 혹은 m13)과 NMOS 트랜지스터(m12 혹은 m14) 간 크기 비(W₁:W₂)를 n/m:(m-n)/m이 되게 설정함으로써, 비교기 회로(200)의 임계 전압(Vtn)은 교점(Vt1, Vt2) 간 확장하는 선을 임의의 비로 적합하게 분할하는 비교기 회로(200)의 임계 전압(Vtn)을 얻는 것이 가능하다.

전술한 바와 같이, 본 발명의 실시예 1에 따라서, 비교기 회로(200)의 입력 트랜지스터부에 포함된 트랜지스터들을 임의의 크기의 비를 갖도록 구성함으로써(트랜지스터들에 가중치를 줌으로써), 종래의 기술들에서 사용되는 보간 레지스터 어레이를 제거하는 것이 가능하다. 따라서, 보간기 회로에 의해 필요로 하는 동작전류와 보간기 회로가 점유하는 면적이 필요하지 않으며, 따라서 낮은 전력 소비와 저가의 A/D 변환기가 실현될 수 있다.

동적 비교기 회로에서 현저한 오프셋이 발생할지라도, 차동 증폭부는 본 발명에 따라 비교기 회로의 선행 단(stage)에 제공되고, 따라서 입력 신호 전압들측에서 동적 비교기 회로의 오프셋의 영향을 1/y이 되게 제어하는 것이 가능하며, 여기서 y는 차동 증폭부의 이득이다. 이 방식으로, 본 발명은 동적 비교기 회로가 실현될 수 있도록 허용한다. 더욱이, 차동 증폭기들의 출력에서 오프셋이 발생할지라도, 두 인접한 차동 증폭기들의 비반전된 출력 전압들 및 반전된 출력 전압들은, 임의의 임계 전압 값들을 갖도록 미리 규정된 가중치 계산이 수행되는 복수의 비교기 회로들에 입력되고, 이에 따라 차동 증폭기들에서의 오프셋은 복수의 비교기 회로들 각각으로 분산된다. 그러므로, 오프셋의 영향은 비교기 회로들의 수의 역수로 감소될 수 있다.

본 발명의 실시예 1에 따른 A/D 비교기(100)는 단일 칩(도 1에 점선으로 둘러싸인 영역으로 표시됨) 상에 형성될 수 있다. 이 방식으로, A/D 변환기(100)에 회로들을 효율적으로 배치하기 위해 단일 칩 상에 A/D 변환기(100)를 형성함으로써, 이러한 회로들에 의해 점유되는 면적을 감소시키는 효과가 증대된다.

(실시예 2)

본 발명의 실시예 2로서, 본 발명의 실시예 1에 따른 A/D 변환기(100)보다 적은 수의 차동 증폭기들을 갖는 A/D 변환기가 기술된다.

도 5는 본 발명의 실시예 2에 따른 A/D 변환기(300)의 구조도이다. A/D 변환기(300)에서, 차동 증폭기 어레이(332)에 포함된 차동 증폭기들(A₁-A_{k +1})의 수는 본 발명의 실시예 1에 따른 A/D 변환기(100)의 차동 증폭기 어레이(112)에 포함된 차동 증폭기들의 수보다 작다. 또한, A/D 변환기(300)는 차동 증폭기들(A₁-A_{k +1})이 2개의 대응하는 인접한 출력 단자들간에 접속된 저항들을 포함한다는 점에서 본 발명의 실시예 1에 따른 A/D 변환기(100)와는 다르다. 더구나, 차동 증폭기들(A₁-A_k+1)과 동작 회로에 포함된 비교기 회로들(Cr₁-Cr_{n +1}) 간 접속들은 본 발명의 실시예 1과는 다른 방식으로 행해진다.

구체적으로, 실시예 2에 따른 차동 증폭기들(A₁-A_{k +1})에서, 보간 저항들(Rh₁-Rh_2k)은 인접한 차동 증폭기들(A₁-A_{k +1})의 2개의 대응하는 비반전된 출력 전압 단자들 사이에 접속되고, 보간 저항들(RBh₁-RBh_2k)은 인접한 차동 증폭기들(A₁-A_{k +1})의 대응하는 2개의 반전된 출력 전압 단자들 사이에 접속된다. 이들 보간 저항들(Rh₁-Rh_2k 및 RBh₁-RBh_2k)은 보간된 전압들을 발생시킨다. 본 발명의 실시예 2에서, 차동 증폭기들(A₁-A_k+1) 및 보간 저항들(Rh₁-Rh_2k 및 RBh₁-RBh_2k)에 의해 발생된 보간된 전압들은 비교기 회로들(Cr₁-Cr_{n +1})에 입력된다. 비교기 회로들(Cr₁-Cr_{n +1})은 보간된 전압들을 사용하여 전압 비교를 수행하기 때문에, 차동 증폭기들의 수는 본 발명의 실시예 1에 비해 감소될 수 있다. 구체적으로, 본 발명의 실시예 1은 m+1 개의 차동 증폭기들을 필요로 하는 반면, 본 발명의 실시예 2는 k+1개의 차동 증폭기들을 필요로 하며, 여기서 k=m/2이다. 따라서, 본 발명의 실시예 2에 따른 차동 증폭기들의 수는 본 발명의 실시예 1에 비해 m/2+1로 감소될 수 있다.

다음에, 본 발명의 실시예 2에 따른 A/D 변환기(300)의 비교 동작은 2개의 예시적인 차동 증폭기들(A₁, A₂)에 관하여 기술된다. 비반전된 출력 전압들이 출력되는 차동 증폭기들(A₁, A₂)의 단자들간에 인가되는 전압은 보간 저항들(Rh₁-Rh₂)에 의해 보간되어 보간된 전압(Vh₁)을 발생시킨다. 반전된 출력 전압들이 출력되는 차동 증폭기들(A₁, A₂)의 단자들간에 인가되는 전압은 보간 저항들(RBh₁-RBh₂)에 의해 보간되어 보간된 전압(VBh₁)을 발생시킨다. 차동 증폭기(A₁)의 비반전 및 반전된 출력 전압들 및 보간된 전압들(Vh₁, VBh₁)은 비교기 회로들(Cr₁-Cr₄)에 입력된다. 차동 증폭기(A₁)의 비반전 및 반전된 출력 전압들이 입력되는 비교기 회로들(Cr₁-Cr₄) 내 트랜지스터들간 크기 비와 보간된 전압들(Vh₁, VBh₁)이 입력되는 트랜지스터들간 크기 비를 미리 규정된 값들이 되게 설정함으로써, 실시예 1에 따른 A/D 비교기(100)와 유사한 비교 결과들을 얻는 것이 가능하다. 또한, 차동 증폭기(A₂)의 비반전 및 반전된 출력 전압들과 보간된 전압들(Vh₂, VBh₂)이 입력되는 비교기 회로들(Cr₅-Cr₈)에서, 실시예 1에 따른 A/D 변환기(100)와 유사한 비교 결과들을 얻는 것이 또한 가능하다.

실시예 2에 따른 A/D 변환기(300)에서, 도 1에 도시된 실시예 1에 따른 차동 증폭기(A₂)의 비반전 및 반전된 출력 전압들은 도 5에 도시된 보간된 전압들(Vh₁, VBh₁)에 각각 대응한다. 따라서, 실시예들 1 및 2에서 동일한 기준 전압들을 사용하여 A/D 변환을 수행하는 경우에, 실시예 1에서는 3개의 차동 증폭기들이 필요한 반면에, 실시예 2에서는 단지 2개의 차동 증폭기들만이 필요하므로, 감소된 차동 증폭기들의 수에 따라 소비 전력 및 요소들의 수(차동 증폭기들에 의해 점유되는 면적)를 감소시키는 것이 가능하다. 또한, 비반전된 출력 전압들이 인가되는 두 인접한 차동 증폭기들의 단자들 사이에 보간 저항들이 접속되어 있고, 반전된 출력 전압들이 인가되는 두 인접한 차동 증폭기들의 단자들 사이에 다른 보간 저항들이 접속되어 있으므로, 보간 저항들은 비반전 및 반전된 출력 전압들을 평균하는 기능을 갖는다. 그러므로, 두 인접한 차동 증폭기들의 출력에서 오프셋이 발생하면, 두 인접한 차동 증폭기들의 비반전 및 반전된 출력 단자들에 접속된 보간 저항들은 오프셋을 평균내므로, 차동 증폭기들의 오프셋의 영향은 본 발명의 실시예 1에 비해 감소될 수 있다.

(실시예 3)

도 6은 본 발명의 실시예 3에 따른 A/D 변환기(400)의 구조도이다. A/D 변환기(400)는 본 발명의 실시예 1에 따른 A/D 변환기(100)에 비해 소비 전력을 더 감소시킬 수 있다. A/D 변환기(400)의 구조는, A/D 변환기(400)가 입력 신호 전압의 레벨에 따라 동작부를 제어하는 입력 신호 전압 레벨 검출 회로(입력 신호 전압 레벨 검출부)(407)를 포함하는 것을 제외하곤, A/D 변환기(100)의 구조와 실질적으로 동일하므로, A/D 변환기(400)의 구조에 대한 상세한 설명은 여기에서는 생략한다.

도 7은 본 발명의 실시예 3에서 사용된 입력 신호 전압 레벨 검출 회로(407)에 접속된 동작 회로(413)에 포함된 비교기 회로(500)의 회로도이다.

비교기 회로(500)는 비교기 회로(500)가 부가적인 논리 회로(AND)를 포함하며, 클럭 신호 및 제어 신호가 단자들(CLK, CLKCTL)에서 논리 회로(AND)에 각각 입력되고, 출력 단자(O_AND)가 PMOS 스위치 트랜지스터들(m9, m10) 및 NMOS 스위치 트랜지스터들(m5, m6)에 접속되는 것을 제외하곤, 도 2에 도시된 실시예 1에 따른 비교기 회로(200)와 동일하다.

상기 구조를 갖는 실시예 3에 따른 A/D 변환기(400)의 동작은 아래에 설명된다. 표1은 논리 회로(AND)의 논리를 나타낸다.

(표 1)

CLK	CLKCTL	OAND
L	L	L
H	L	L
L	H	L
H	H	H

단자(CLKCTL)에 입력된 제어 신호가 "로우" 레벨일 경우, 단자(CLK)에 입력된 클럭 신호가 "하이" 혹은 "로우" 레벨이든 간에, 논리 회로(AND)는 단자(O_AND)로부터 "로우" 레벨 신호를 출력한다. 대안적으로, 단자(CLKCTL)에 입력된 제어 신호가 "하이" 레벨일 경우, 단자(CLK)에 입력된 클럭 신호가 "로우" 레벨일 때 논리 회로(AND)는 단자(O_AND)로부터 "로우" 레벨 신호를 출력하고, 단자(CLK)에 입력된 제어 신호가 "하이" 레벨일 때(즉, 실제로 단자(CLK)에 입력된 클럭 신호의 논리가 출력될 때) 논리 회로(AND)는 단자(O_AND)로부터 "하이" 레벨 신호를 출력한다.

전술된 바와 같이, 단자(CLKCTL)에 입력된 클럭 신호가 "로우" 레벨일 때, 논리 회로(AND)는 항상 "로우" 레벨 신호를 출력하고, 따라서 비교기 회로(500)는 항상 "리셋 모드"에 있어, 비교기 회로(500)는 동작되지 않아 비교기 회로(500)에는 어떠한 동작 전류도 흐르지 않는다. 반대로, 단자(CLKCTL)에 입력된 클럭 신호가 "하이" 레벨일 때, 논리 회로(AND)는 단자(CLK)에 입력된 신호의 논리를 단자(O_AND)에 항상 출력하며, 따라서 "하이" 레벨 신호가 단자(CLK)에 입력될 때만, 비교기 회로(500)는 입력 단자들(Vo1, Vob1, Vo2, Vob2)에 입력된 차동 전압들의 레벨에 따라 전압 비교를 수행하고, 비교 결과를 증폭한다. 그 후, 비교 결과는 동작 전류를 요구하지 않고 유지된다.

이 방식으로, 단자(CLKCTL)에 입력된 클럭 신호에 따라 비교기 회로(500)의 동작을 제어하는 것이 가능하다. 이 동작 제어는, 예를 들면, 단자(CLKCTL)에 입력된 "하이" 레벨 클럭 신호를 동작 신호가 되게 설정하고, 단자(CLKCTL)에 입력된 "로우" 레벨 클럭 신호를 정지 신호가 되게 설정함으로써 실현된다.

도 6에 도시된 입력 신호 전압 레벨 검출 회로(407)는 아날로그 신호 전압 입력 단자(404)에 입력된 아날로그 신호를 수신하고, 동작될 필요가 있는 비교기 회로들에만 "하이" 레벨 동작 신호를 출력하여, 이러한 비교기 회로들이 비교 동작 상태가 되게 한다. 입력 신호 전압 레벨 검출 회로(407)는 비교 정지 상태가 되도록 다른 비교기 회로들에 "로우" 레벨 정지 신호를 출력한다. 이 방식으로, 본 발명의 실시예 3에 따른 A/D 변환기(400)에서, 필요로 하는 비교기 회로들만이 아날로그 신호들의 전압 레벨에 따라 동작되고, 다른 필요로 하지 않은 비교기 회로들의 동작은 정지하게 되므로, 소비 전력을 현저하게 감소시키는 것이 가능하다.

(실시예 4)

본 발명의 실시예 4로서, 본 발명에 따른 A/D 변환기에 사용하기 위한 비교회로의 입력 트랜지스터부에 포함된 트랜지스터들의 바람직한 레이아웃이 설명된다.

도 8은 트랜지스터들의 레이아웃의 예를 도시한 도면이다. 도 8에 도시된 레이아웃(600)은, 예를 들면, 본 발명의 실시예 1에 따른 A/D 변환기(100)에 사용되는 비교기 회로(200)의 입력 트랜지스터부에 포함된 NMOS 트랜지스터들(m11, m12, m13, m14)에 적용될 수 있다. 도 8은 게이트 폭에 관하여 NMOS 트랜지스터들(m11, m12, m13, m14) 각각에 포함된 두 트랜지스터들간 크기 비가 2:2인 경우를 도시한 것이다. NMOS 트랜지스터(m11)는 동일한 형상 및 크기를 갖는 트랜지스터 패턴들(M₁₁, M₁₄)을 포함하고, NMOS 트랜지스터(m12)는 동일한 형상 및 크기를 갖는 트랜지스터 패턴들(M₁₂, M₁₃)을 포함한다. 도 8에서, 참조부호들 D1, G1, S1은 NMOS 트랜지스터(m11)의 드레인, 게이트, 및 소스를 각각 나타내고, 참조부호들 D2, G2, S2은 NMOS 트랜지스터(m12)의 드레인, 게이트, 및 소스를 각각 나타낸다. 또한, NMOS 트랜지스터(m13)는 동일한 형상 및 크기를 갖는 트랜지스터 패턴들(M₂₂, M₂₃)을 포함하고, NMOS 트랜지스터(m14)는 동일한 형상 및 크기를 갖는 트랜지스터 패턴들(M₂₁, M₂₄)을 포함한다. 도 8에서, 참조부호들 D3, G3, S3은 NMOS 트랜지스터(m13)의 드레인, 게이트, 및 소스를 각각 나타내고, 참조부호들 D4, G4, S4은 각각 NMOS 트랜지스터(m14)의 드레인, 게이트, 및 소스를 각각 나타낸다. 게이트들(G1, G2)은 입력 단자들(Vo1, Vo2)(도 2)에 각각 접속된다. 또한, 게이트들(G3, G4)은 입력 단자들(Vob1, Vob2)(도 2)에 각각 접속된다. 도 8에서, 트랜지스터 패턴들은 왼쪽부터, M₁₁, M₁₂, M₂₁, M₂₂, M₂₃, M₂₄, M₁₃, M₁₄의 순으로 배열되어 있다. 더미 트랜지스터 패턴들(M_D1, M_D2)은 일련의 트랜지스터 패턴들(M₁₁, M₁₂, M₂₁, M₂₂, M₂₃, M₂₄, M₁₃, M₁₄)의 대향 단에 제공된다. 더미 트랜지스터 패턴들(M_D1, M_D2)은 트랜지스터 패턴들(M₁₁, M₁₂, M₂₁, M₂₂, M₂₃, M₂₄, M₁₃, M₁₄)의 형상 및 크기와 동일한 형상 및 크기를 갖는다. 이 방식으로, 트랜지스터 패턴들(M₁₁, M₁₂, M₂₁, M₂₂, M₂₃, M₂₄, M₁₃, M₁₄)과 동일한 형상 및 크기를 갖는 더미 트랜지스터 패턴들(M_D1, M_D2)은 일련의 트랜지스터 패턴들(M₁₁, M₁₂, M₂₁, M₂₂, M₂₃, M₂₄, M₁₃, M₁₄)의 대향 단에 제공되므로, 트랜지스터 패턴들(M₁₁, M₁₂, M₂₁, M₂₂, M₂₃, M₂₄, M₁₃, M₁₄)의 게이트 패턴들의 정밀도를 유지하는 것이 가능하다. 일련의 트랜지스터 패턴들(M₁₁, M₁₂, M₂₁, M₂₂, M₂₃, M₂₄, M₁₃, M₁₄)의 대향 단에 어떠한 더미 패턴들도 제공되어 있지 않은 경우에, 일련의 트랜지스터 패턴들의 양단에서 트랜지스터들(M₁₁, M₁₄)의 제조된 상태가 다른 트랜지스터들과는 다르므로, 트랜지스터들의 특성들이 고르지 않게 된다.

예를 들면, 후술하는 바와 같이, 도 8에 도시된 배열을 채용함으로써, 트랜지스터들간 게이트 용량의 단계적 변화가 있는 경우에, 일련의 트랜지스터 패턴들(M₁₁, M₁₂, M₂₁, M₂₂, M₂₃, M₂₄, M₁₃, M₁₄)은 입력 트랜지스터부의 중앙선에 관하여 선대칭이 되고(도 8에 점선으로 표시됨), 따라서 트랜지스터 특성의 불균일이 감소될 수 있다. 구체적으로, 예를 들면 제조 관점 등에서, 트랜지스터 패턴들(M₁₁, M₁₂, M₂₁, M₂₂, M₂₃, M₂₄, M₁₃, M₁₄)의 게이트 용량들이 특정한 단계적 변화에 의해 변한다고 가정할 때, 트랜지스터 패턴들의 게이트 용량은 좌로부터, Cox +△Cox, Cox + 2△Cox, Cox +3△Cox, Cox +4△Cox, Cox +5△Cox, Cox +6△Cox, Cox +7△Cox, Cox +8△Cox로 표시된다. 이 경우, 트랜지스터 패턴들의 각각의 드레인 전류들은 다음과 같이 표현된다.

이 경우, Vo1=Vob2이고, Vo2=Vob1(즉, 도 4에서 비교기 회로(200)의 임계 전압이 전압(Vt1) 내지 전압(Vt2)의 중간 값)일 때, NMOS 트랜지스터들(m11, m12)의 드레인 전류들(I_DS1)과 NMOS 트랜지스터들(m13, m14)의 드레인 전류들(I_DS12)은 다음의 식으로 각각 나타낼 수 있다.

그러므로, 트랜지스터 패턴들(M₁₁, M₁₂, M₂₁, M₂₂, M₂₃, M₂₄, M₁₃, M₁₄)의 게이트 용량들이 특정한 단계적 변화(specific gradation)로 변하는 경우에도, 그것의 영향은 상쇄될 수 있다.

또한, NMOS 트랜지스터들(m11, m12)이 드레인을 공유하게 하고(즉, 공통 노드를 통해 NMOS 트랜지스터들(m11, m12)를 접속함) NMOS 트랜지스터들(m13, m14)이 드레인을 공유하게 함으로써(즉, 공통 노드를 통해 NMOS 트랜지스터들(m13, m14)을 접속함), NMOS 트랜지스터들(m11, m12, m13, m14)의 각 게이트-드레인 용량들이 감소될 수 있고, 따라서 비교기 회로(200) 상의 킥백 잡음(kickback noise)의 영향을 제어하는 것이 가능하다.

(실시예 5)

본 발명의 실시예 5로서, 본 발명에 따른 A/D 변환기를 사용하는 시스템이 이제 설명된다.

도 9는 본 발명에 따른 A/D 변환기를 사용한 시스템(700)을 도시한 도면이다. 시스템(700)은 가변 주파수를 갖는 클럭 신호를 발생하는 클럭 신호 발생기 회로(클럭 신호 발생부)(701), 및 클럭 신호 발생기 회로(701)가 접속된 A/D 변환기(100)를 포함한다. 도 9에 도시된 바와 같이, 본 발명의 실시예 5에 사용된 A/D 변환기는 본 발명의 실시예 1에 따른 A/D 변환기(100)와 동일하다. 그러나, 본 발명은 이것에 한정되지 않으며, 본 발명의 다른 실시예들에 따른 어떤 A/D 변환기도 이러한 A/D 변환기가 본 발명의 특징을 갖는 한 실시예 5에 사용될 수 있다.

실시예 5에 따른 시스템(700)에서, 가변 주파수를 갖는 클럭 신호를 발생하는 클럭 신호 발생기 회로(701)는 A/D 변환기(100)에 접속되고, 클럭 주파수가 낮을 땐 어떠한 동작 전류도 흐르지 않는 기간이 증가된다. 그러므로, 낮은 전력 소비를 유지하는 것이 가능하다. 예를 들면, 본 발명의 시스템은 재생 속도를 전환하는 DVD/CD 재생/기록 장치를 포함하는 시스템으로서 특히 유용하다.

또한, 본 발명에 따른 시스템은 작은 영역을 갖는 A/D 변환기를 사용하며, 따라서 콤팩트하게 되도록 구성될 수 있다.

본 발명에 따라서, 동작부는 임계 전압(Vtn)을 갖는 비교부를 포함하며, 비교부는 복수의 출력 전압 세트들 중 제 1 및 제 2 출력 전압 세트들이 입력되는 입력 트랜지스터부와, 클럭 신호에 따라 동작되는 포지티브-피드백부를 포함하며, 제 1 출력 전압 세트는 제 1 비반전된 출력 전압과 제 1 반전된 출력 전압을 포함하며, 제 2 출력 전압 세트는 제 2 비반전된 출력 전압과 제 2 반전된 출력 전압을 포함하며, 입력 트랜지스터부는 임계 전압(Vtn)을 결정하기 위해 미리 규정된 가중치 계산을 수행하고, 제 1 비반전된 출력 전압과 제 1 반전된 출력 전압 간 차이와 제 2 비반전된 출력 전압과 제 2 반전된 출력 전압 간 차이를 비교하여 비교 결과를 포지티브-피드백부에 출력하고, 포지티브-피드백부는 클럭 신호가 미리 규정된 레벨에 있는 경우 입력 트랜지스터부에 의해 출력된 비교 결과를 증폭하고, 증폭된 비교 결과를 유지하는 동시에 증폭된 비교 결과를 디지털 신호로서 출력한다. 비교 결과들이 VDD 및 VSS 레벨들로 증폭된 후에는 비교부에 어떠한 동작 전류도 흐르지 않는다. 더구나, 포지티브-피드백부는 클럭 신호가 미리 규정된 레벨에 있지 않을 때는 동작되지 않으므로, 비교부에는 어떠한 동작 전류도 흐르지 않는다. 그러므로, 저전력 소비 A/D 변환기를 실현하는 것이 가능하다. 또한, 저항 어레이와 같은, 보간 회로는 필요하지 않으므로, 전력 소비와 회로 요소들에 의해 점유되는 면적을 더 감소시키는 것이 가능하다.

본 발명에 따른 A/D 변환기는 제 1 및 제 2 비반전된 출력 전압들을 보간하는 제 1 보간부와 제 1 및 제 2 반전된 출력 전압들을 보간하는 제 2 보간부를 더 포함하고, 따라서 차동 증폭기들의 수를 더 감소시키는 것이 가능하다.

본 발명에 따른 AD 변환기는 입력 신호 전압들의 레벨에 따라 동작부를 제어하는 입력 신호 전압 레벨 검출부를 더 포함하고, 따라서 동작 회로에 포함된, 동작될 필요가 있는 비교기 회로들만이 아날로그 신호들의 전압 레벨에 따라 동작되고, 다른 필요하지 않은 비교기 회로들의 동작은 정지하게 되므로, 전력 소비를 현격하게 감소시키는 것이 가능하다.

더구나, 입력 트랜지스터부는 복수의 트랜지스터들을 포함하고, 가중치 계산은 복수의 트랜지스터들의 각각의 크기들을 변경함으로써 수행되며, 따라서 저항 어레이와 같은 보간 회로는 필요하지 않으므로, 전력 소비 및 회로 요소들에 의해 점유되는 면적을 더 감소시키는 것이 가능하다.

또한, 동작부는 2ⁿ개의 비교부들을 포함하며, 여기서, n은 정수이고, 따라서, 증가된 비교부들의 수에 비례한 양만큼 향상되는 분해능을 갖는 A/D 변환기를 실현하는 것이 가능하다.

또한, 복수의 트랜지스터들은 각각의 미리 규정된 트랜지스터 패턴들을 형성하도록 제공되고 더미 트랜지스터 패턴들은 일련의 트랜지스터 패턴들의 대향 단에 제공되고, 따라서 게이트 패턴들의 정밀도가 유지된다.

또한, 일련의 트랜지스터 패턴들은 입력 트랜지스터부의 중앙선에 관하여 선형 대칭이므로, 트랜지스터 특성들간 미스매치와 같은 트랜지스터 특성들의 불균일(unevenness)을 제어하는 것이 가능하다.

또한, 본 발명에 따른 A/D 변환기는 단일 칩 상에 형성될 수 있으므로, 회로 요소들에 의해 점유되는 면적을 감소시키는 효과를 향상시키는 것이 가능하다.

또한, 본 발명에 따른 시스템은 A/D 변환기 및 클럭 신호 발생부를 포함한다. 클럭 주파수가 낮을 때, 어떠한 동작 전류도 흐르지 않는 기간이 증가되고, 따라서 낮은 전력 소비를 유지하는 것이 가능하다. 더구나, 본 발명에 따른 시스템은 작은 면적을 갖는 A/D 변환기를 사용하고, 이에 따라 콤팩트하게 되게 구성될 수 있다.

각종 다른 수정들이 본 발명의 정신 및 범위에서 벗어남 없이 당업자에게 명백해질 것이며 쉽게 행해질 수 있다. 따라서, 여기 첨부된 청구범위가 여기 설명된 기술에 한정되는 것은 아니며, 오히려 청구범위들은 넓게 해석될 것이다.

도 1은 본 발명의 실시예 1에 따른 A/D 변환기의 구조도.

도 2는 본 발명의 실시예 1에 사용되는 동작 회로에 포함된 비교기 회로의 회로도.

도 3은 도 2의 비교기 회로의 단자(CLK)에 입력되는 클럭 신호와 비교기 회로의 출력들(Q, QB)의 파형도.

도 4는 도 2의 비교기 회로의 입력 신호들(Vo1, Vob1, Vo2, Vob2)과 임계 전압의 궤적도.

도 5는 본 발명의 실시예 2에 따른 A/D 변환기의 구조도.

도 6은 본 발명의 실시예 3에 따른 A/D 변환기의 구조도.

도 7은 본 발명의 실시예 3에 사용되는 입력 신호 전압 레벨 검출 회로에 접속된 동작 회로에 포함된 비교기 회로의 회로도.

도 8은 트랜지스터들의 레이아웃의 예를 도시한 도면.

도 9는 본 발명에 따른 A/D 변환기를 사용하는 시스템을 도시한 도면.

도 10은 종래의 병렬형 A/D 변환기의 구조도.

도 11은 개선된 종래의 병렬형 A/D 변환기의 구조도.

도 12는 종래의 A/D 변환기에 사용되는 비교기 회로를 도시한 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : A/D 변환기 104 : 아날로그 신호 전압 입력 단자

105 : 인코더 회로 111 : 기준 전압 발생기 회로

112 : 차동 증폭기 어레이 113 : 동작 회로

200 : 비교기 회로

Claims (10)

1. A/D 변환기에 있어서,

   복수의 기준 전압들을 발생하는 기준 전압 발생부와;

   복수의 출력 전압 세트들을 발생하기 위해서 복수의 기준 전압들 각각과 입력 신호 전압 간 전압 차를 증폭하는 차동 증폭부로서, 상기 복수의 출력 전압 세트들 각각은 상보 비반전 및 반전된 출력 전압들을 포함하는, 상기 차동 증폭부와;

   상기 복수의 출력 전압 세트들을 수신하는 동작부로서, 클럭 신호에 따라 동작되는, 상기 동작부를 포함하고,

   상기 동작부는 임계 전압(Vtn)을 갖는 비교부를 포함하며;

   상기 비교부는 상기 복수의 출력 전압 세트들 중 제 1 및 제 2 출력 전압 세트들이 입력되는 입력 트랜지스터부와, 클럭 신호에 따라 동작하는 포지티브-피드백부를 포함하며,

   상기 제 1 출력 전압 세트는 제 1 비반전된 출력 전압 및 제 1 반전된 출력 전압을 포함하며, 상기 제 2 출력 전압 세트는 제 2 비반전된 출력 전압과 제 2 반전된 출력 전압을 포함하고,

   상기 입력 트랜지스터부는 임계 전압(Vtn)을 결정하기 위해 미리 규정된 가중치 계산을 수행하고, 제 1 비반전된 출력 전압과 제 1 반전된 출력 전압 간의 차와 제 2 비반전된 출력 전압과 제 2 반전된 출력 전압간의 차를 비교하여 비교 결과를 포지티브-피드백부에 출력하고,

   상기 포지티브-피드백부는 클럭 신호가 미리 규정된 레벨에 있을 때 상기 입력 트랜지스터부에 의해 출력된 비교 결과를 증폭하고, 증폭된 비교 결과를 유지하면서 디지털 신호로서 증폭된 비교 결과를 출력하는, A/D 변환기.
2. 제 1 항에 있어서, 디지털 신호를 인코딩하는 인코딩부를 더 포함하는, A/D 변환기.
3. 제 1 항에 있어서, 제 1 및 제 2 비반전된 출력 전압들을 보간하는 제 1 보간부와, 제 1 및 제 2 반전된 출력 전압들을 보간하는 제 2 보간부를 더 포함하는, A/D 변환기.
4. 제 1 항에 있어서, 입력 신호 전압의 레벨에 따라 동작부를 제어하기 위해 입력 신호 전압을 검출하는 입력 신호 전압 레벨 검출부를 더 포함하는, A/D 변환기.
5. 제 1 항에 있어서, 상기 입력 트랜지스터부는 복수의 트랜지스터들을 포함하고, 가중치 계산은 상기 복수의 트랜지스터들의 각 크기들을 변경함으로써 수행되는, A/D 변환기.
6. 제 1 항에 있어서, 상기 동작부는 2ⁿ개의 비교부들을 포함하고, 여기서 n은 정수인, A/D 변환기.
7. 제 5 항에 있어서, 상기 복수의 트랜지스터들이 각각의 미리 규정된 트랜지스터 패턴들을 형성하도록 제공되고, 더미 트랜지스터 패턴들은 일련의 트랜지스터 패턴들의 대향 단에 제공되는, A/D 변환기.
8. 제 5 항에 있어서, 상기 복수의 트랜지스터들이 각각의 미리 규정된 트랜지스터 패턴들을 형성하도록 제공되고, 일련의 트랜지스터 패턴들은 입력 트랜지스터부의 중앙선에 관하여 선형적으로 대칭인, A/D 변환기.
9. 제 1 항에 있어서, 상기 기준 전압 발생부, 상기 차동 증폭부, 및 상기 동작부는 단일 칩상에 형성되는, A/D 변환기.
10. 시스템에 있어서,

    가변 주파수를 갖는 클럭 신호를 발생하는 클럭 신호 발생부와;

    상기 클럭 신호 발생부가 접속된 A/D 변환기를 포함하며, 상기 A/D 변환기는,

    복수의 기준 전압들을 발생하는 기준 전압 발생부와;

    복수의 출력 전압 세트들을 발생하기 위해서 복수의 기준 전압들 각각과 입력 신호 전압 간의 전압 차를 증폭하는 차동 증폭부로서, 상기 복수의 출력 전압 세트들 각각은 상보 비반전 및 반전된 출력 전압들을 포함하는, 상기 차동 증폭부와;

    상기 복수의 출력 전압 세트들을 수신하는 동작부로서, 클럭 신호에 따라 동작되는, 상기 동작부를 포함하고,

    상기 동작부는 임계 전압(Vtn)을 갖는 비교부를 포함하며;

    상기 비교부는 상기 복수의 출력 전압 세트들 중 제 1 및 제 2 출력 전압 세트들이 입력되는 입력 트랜지스터부와, 클럭 신호에 따라 동작하는 포지티브-피드백부를 포함하며,

    상기 제 1 출력 전압 세트는 제 1 비반전된 출력 전압 및 제 1 반전된 출력 전압을 포함하며, 상기 제 2 출력 전압 세트는 제 2 비반전된 출력 전압과 제 2 반전된 출력 전압을 포함하고,

    상기 입력 트랜지스터부는 임계 전압(Vtn)을 결정하기 위해 미리 규정된 가중치 계산을 수행하고, 제 1 비반전된 출력 전압과 제 1 반전전 출력 전압 간의 차와 제 2 비반전된 출력 전압과 제 2 반전된 출력 전압 간의 차를 비교하여 비교 결과를 포지티브-피드백부에 출력하고,

    상기 포지티브-피드백부는 클럭 신호가 미리 규정된 레벨에 있을 때 상기 입력 트랜지스터부에 의해 출력된 비교 결과를 증폭하고, 증폭된 비교 결과를 유지하면서 디지털 신호로서 증폭된 비교 결과를 출력하는, 시스템.