[go: up one dir, main page]

KR100459086B1 - 의사 차동 증폭회로 및 이를 사용한 아날로그-디지털 변환기 - Google Patents

의사 차동 증폭회로 및 이를 사용한 아날로그-디지털 변환기 Download PDF

Info

Publication number
KR100459086B1
KR100459086B1 KR10-2002-0072764A KR20020072764A KR100459086B1 KR 100459086 B1 KR100459086 B1 KR 100459086B1 KR 20020072764 A KR20020072764 A KR 20020072764A KR 100459086 B1 KR100459086 B1 KR 100459086B1
Authority
KR
South Korea
Prior art keywords
voltage
circuit
converter
input
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2002-0072764A
Other languages
English (en)
Other versions
KR20030041847A (ko
Inventor
가와히토쇼지
미야자키다이스케
Original Assignee
가부시키가이샤 한도다이 리코가쿠 겐큐 센터
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도다이 리코가쿠 겐큐 센터 filed Critical 가부시키가이샤 한도다이 리코가쿠 겐큐 센터
Publication of KR20030041847A publication Critical patent/KR20030041847A/ko
Application granted granted Critical
Publication of KR100459086B1 publication Critical patent/KR100459086B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
    • H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
    • H03M1/0682—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS using a differential network structure, i.e. symmetrical with respect to ground
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
    • H03F3/45636—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedback means
    • H03F3/45641—Measuring at the loading circuit of the differential amplifier
    • H03F3/45645—Controlling the input circuit of the differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
    • H03F3/45932—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by using feedback means
    • H03F3/45937—Measuring at the loading circuit of the differential amplifier
    • H03F3/45941—Controlling the input circuit of the differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
    • H03M1/168—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters and delivering the same number of bits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Amplifiers (AREA)

Abstract

의사 차동 증폭회로(1)는 차동 짝을 사용하지 않고 한 쌍의 입력신호를 증폭시키는 동일한 2개의 증폭기(2, 3)로 구성된다. 이 의사 차동 증폭회로(1)는 병렬 파이프라인형 A-D 변환기(10)에서의 각 A-D 변환회로(AD1∼ADm)의 연산부에 사용된다.

Description

의사 차동 증폭회로 및 이를 사용한 아날로그-디지털 변환기{PSEUDO-DIFFERENTIAL AMPLIFIER AND ANALOG-TO-DIGITAL CONVERTER USING THE SAME}
본 발명은 2개의 증폭기를 포함하는 의사 차동 증폭회로와, 이 의사 차동 증폭회로를 사용한 A-D 변환기, 특히 의사 차동 증폭기를 사용한 파이프라인형 A-D 변환기에 관한 것이다.
차동 증폭회로를 사용한 파이프라인형 A-D 변환기가 공지되어 있다. 도 10에 차동 증폭회로의 종래 예를 게시하고 있다. 도 10의 차동 증폭회로(100)에 있어서, 각 PM0S 트랜지스터(MP1)의 게이트에는 각각 소정의 전압(Vp1)이 인가되고, NMOS 트랜지스터(MN4)의 게이트에는 소정의 전압(Vn1)이 인가된다. 차동 짝을 이루는 2개의 NMOS 트랜지스터(MN3)의 각 게이트는 차동 증폭회로(100)의 각 입력단이 되며, 두 입력전압(ViA, ViB)이 입력단에 각각 입력된다.
또한, PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2)와의 각 접속부는 각각 차동 증폭회로(100)의 출력단이 되며, 각 출력전압(VoA, VoB)이 출력단에서 각각 출력된다. 각 NMOS 트랜지스터(MN1)의 게이트에는 동상 피드백 회로(CMFB)의 출력신호가 각각 입력되고, 이것에 의해 각 출력전압(VoA, VoB)이 조정된다.
여기서, 차동 짝을 이루는 NMOS 트랜지스터(MN3)에 흐르는 전류를 Io로 하면, 귀환회로를 형성하고 있는 각 반전 증폭기(A1, A2)에는 Io/4의 소스 전류가 각각 흐른다. PMOS 트랜지스터(MP2) 및 NMOS 트랜지스터(MN2, MN1)로 이루어진 각 직렬회로에는 각각 Io의 전류가 흐른다. 2개의 스위치(SW1, SW2)는 A-D 변환기에 입력되는 신호가 표본화될 때에는 각각 온이 되어 도통상태가 되고, A-D 변환기에 입력되는 신호가 유지될 때에는 스위치 모두 각각 오프가 되어 차단상태가 된다.
근년, 이동통신이나 인터넷의 통신속도의 고속화, 영상기기의 고해상도화 및 고화질화, 디스크 매체의 고속화에 따라, A-D 변환기의 고성능 요구가 가속화되고 있다. 특히, CM0S를 이용함으로써 고속화 ·고정밀화와 함께 저전압화 ·저소비 전력화를 실현하는 A-D 변환기의 실현이 요구되고 있다.
그러나, 도 10에 도시한 차동 증폭회로(100)는 완전 차동형이고, 원하는 출력전류에 대해 대량의 바이어스 전류를 필요로 한다. 따라서, 이러한 차동 증폭회로는 높은 소비 전력으로 효율이 좋지 않아 A-D 변환기의 소비 전력 절감을 달성하기 위해서는 부적당하였다. 또한, 완전 차동형 차동 증폭회로(100)는 소스 전압과 접지 사이에 트랜지스터를 다단 직렬 접속하므로, 저전압 동작에 한계가 있다. 따라서, A-D 변환기의 저전압화를 위해서도 적당하지 않았다.
본 발명은 상기 문제를 해결하기 위해 이루어졌다. 따라서, 본 발명은 차동 증폭 회로 대신에 2개의 캐스케이드 증폭기를 이용하여 의사 차동 증폭회로를 형성함으로써, 저소비 전력화를 실현하는 동시에 저전압 동작을 하는 의사 차동 증폭회로를 제공하는 것을 그 첫 번째 목적으로 한다.
또한, 본 발명의 두 번째 목적은 상기 의사 차동 증폭회로를 사용한 A-D 변환기를 제공하는 것이다.
본 발명의 특징에 의하면, 의사 차동 증폭회로는 제1 입력신호를 증폭하여 출력하는 제1 증폭기, 및 상기 제1 입력신호에 대하여 상반하는 신호레벨을 갖는 제2 입력신호를 증폭하여 출력하는 제2 증폭기를 구비한다. 상기 제1 및 제2 증폭기는 동일한 회로 구성인 동시에 동일한 특성을 가지며, 각각의 증폭기는 입력된 한 쌍의 제1 및 제2 입력신호 각각에 대해 의사적으로 증폭하여 출력하도록 동작한다.
본 발명에 의하면, 의사 차동 증폭회로는 차동 짝을 이용하지 않고, 동일한회로 구성 및 특성을 가지며 한 쌍의 입력신호를 각각 증폭하는 한 쌍의 제1 및 제2 증폭기로 형성된다.
의사 차동 증폭회로는 상기 제1 및 제2 증폭기의 각각의 출력단 사이에 직렬로 접속된 제1 및 제2 콘덴서, 상기 제1 및 제2 증폭기의 각각의 입력단 사이에 직렬로 접속된 제3 및 제4 콘덴서, 상기 제1 및 제2 콘덴서의 접속부의 전압을 상기 제3 및 제4 콘덴서의 각 접속부에 전달하는 버퍼 회로부, 및 입력된 제어신호에 따라, 상기 제1 및 제2 콘덴서의 접속부에 소정의 전압을 인가하여 제어하는 스위치부를 구비한다.
구체적으로는, 상기 제1 및 제2 콘덴서는 상기 스위치부에서 소정의 전압이 인가되면, 상기 소정의 전압과 상기 제1 및 제2 증폭기로부터 각각 출력되는 두 신호의 평균값과의 전압 차를 각각 기억한다. 한편, 상기 제3 및 제4 콘덴서는 상기 버퍼 회로부를 통해 이 전압 차가 상기 증폭기들에 각각 인가되게 한다. 이러한 구조는 의사 차동 증폭회로에서의 증폭기들의 각 출력전압의 평균값이 변동하는 것을 방지하며, 저소비 전력화 및 저전압 동작을 실현할 수 있는 고성능 A-D 변환기를 얻을 수 있다.
본 발명의 다른 특징에 의한 A-D 변환기는 상반하는 전압레벨을 갖는 한 쌍의 아날로그 신호를 각각 표본화하여 유지하는 표본 유지회로와, 이 표본 유지회로에서 출력되는 한 쌍의 출력신호를 A-D 변환하는 동시에 각각 소정의 방법으로 연산하여 다음 단의 A-D 변환회로에서의 한 쌍의 입력전압으로서 출력하는 다수의 A-D 변환회로를 구비한다. 이 A-D 변환기에 있어서 상기 각 A-D 변환회로는 한 쌍의입력전압을 A-D 변환하는 서브 A-D 변환기, A-D 변환에 의해 얻어진 데이터를 D-A 변환하는 서브 D-A 변환기, 상기 서브 D-A 변환기에 의해 얻어진 전압을 이용하여, 상기 한 쌍의 입력전압에 대해 각각 소정의 연산을 하는 한 쌍의 연산부, 및 이 연산부에 의해 얻어진 각각의 전압에 대하여 의사적 차동 증폭을 하며, 동일한 회로 구성으로 동일한 특성을 갖는 한 쌍의 증폭기로 이루어지는 의사 차동 증폭회로를 구비한다.
이 A-D 변환기에 있어서 의사 차동 증폭회로는 표본 유지회로에서 출력된 한 쌍의 출력신호에 대해 A-D 변환 및 소정의 연산을 하여 다음 단의 A-D 변환회로에서의 한 쌍의 입력전압으로서 출력하는 각 A-D 변환회로에 사용된다. 이것에 의해, 저소비 전력화 및 저전압 동작이 실현될 수 있다.
또한, 본 발명의 다른 특징에 의하면, A-D 변환기는 상반하는 전압레벨을 갖는 한 쌍의 아날로그 신호를 각각 표본화하여 유지하는 표본 유지회로와, 이 표본 유지회로에서 출력되는 한 쌍의 출력신호를 A-D 변환하는 동시에 그 A-D 변환된 신호들을 각각 소정의 방법으로 연산하여 다음 단의 A-D 변환회로에서의 한 쌍의 입력전압으로서 출력하는 다수의 A-D 변환회로를 구비한다. 이 A-D 변환회로들 중 적어도 하나는 한 쌍의 입력전압을 A-D 변환하는 서브 A-D 변환기, A-D 변환에 의해 얻어진 데이터를 D-A 변환하는 서브 D-A 변환기, 상기 서브 D-A 변환기에 의해 얻어진 전압을 이용하여, 상기 한 쌍의 입력전압에 대해 각각 소정의 연산을 하는 한 쌍의 연산부, 및 이 연산부에 의해 얻어진 각각의 전압에 대하여 의사적 차동 증폭을 하며, 동일한 회로 구성으로 동일한 특성을 갖는 한 쌍의 증폭기로 이루어지는 의사 차동 증폭회로를 구비하는 것이다.
또한, 이 A-D 변환기에 있어서 의사 차동 증폭회로는 표본 유지회로에서 출력된 한 쌍의 출력신호에 대해 A-D 변환 및 소정의 연산을 하여 다음 단의 A-D 변환회로에서의 한 쌍의 입력전압으로서 출력하는 A-D 변환회로들 중 적어도 하나에 사용된다. 통상의 차동 증폭회로는 다른 A-D 변환회로들에 사용된다. 이것에 의해, A-D 변환기에 있어서의 저소비 전력화 및 저전압 동작이 실현될 수 있는 동시에, 의사 차동 증폭회로에서 각 증폭기의 출력전압들의 평균값의 변동으로 인한 성능 저하가 방지될 수 있다. 따라서, 저소비 전력화 및 저전압 동작을 실현하는 고성능 A-D 변환기를 얻을 수 있다.
이 경우, 상기 각 A-D 변환회로 중 다른 통상의 A-D 변환회로는 각각, 한 쌍의 입력전압을 A-D 변환하는 서브 A-D 변환기, A-D 변환에 의해 얻어진 데이터를 D-A 변환하는 서브 D-A 변환기, 상기 서브 D-A 변환기에 의해 얻어진 전압을 이용하여, 상기 각 입력전압에 대해 각각 소정의 연산을 하는 한 쌍의 연산부, 및 상기 연산부에서 얻어진 각각의 전압에 대하여 차동 증폭을 하는 차동 증폭회로를 구비하도록 한다.
상기 의사 차동 증폭회로는 상기 증폭기들의 각각의 출력단 사이에 직렬로 접속된 제1 및 제2 콘덴서, 상기 증폭기들의 각각의 입력단 사이에 직렬로 접속된 제3 및 제4 콘덴서, 상기 제1 및 제2 콘덴서의 접속부의 전압을 상기 제3 및 제4 콘덴서의 각 접속부에 전달하는 버퍼 회로부, 및 입력된 제어신호에 따라, 상기 제1 및 제2 콘덴서의 접속부에 소정의 전압을 인가하여 제어하는 스위치부를 구비하는 것이 바람직하다.
이 경우, 상기 제1 및 제2 콘덴서는 상기 스위치부에서 각각 소정의 전압이 인가되면, 상기 소정의 전압과 상기 증폭기들로부터 각각 출력되는 두 신호의 평균값과의 전압 차를 각각 기억한다. 한편, 상기 제3 및 제4 콘덴서는 상기 버퍼 회로부를 통해 이 전압 차가 상기 증폭기들에 각각 인가되도록 한다. 모든 경우에 있어서, 본 발명의 의사 차동 증폭기의 각 증폭기는 단일 단자형 증폭기가 된다. 제1 및 제2 증폭기가 단일 단자형 증폭기가면, 저소비 전력화 및 저전압 동작이 달성될 수 있다.
도 1은 본 발명의 제1 실시형태에 있어서의 의사 차동 증폭회로를 나타내는 회로도이다.
도 2는 도 1의 의사 차동 증폭회로(1)를 사용하는 파이프라인형 A-D 변환기를 나타내는 개략적인 블록도이다.
도 3은 도 2의 A-D 변환회로(ADk)의 내부 구성을 나타내는 개략적인 블록도이다.
도 4는 도 2의 서브 A-D 변환기(21)의 구성을 나타내는 도면이다.
도 5는 도 2의 연산회로(25)를 나타내는 회로도이다.
도 6은 도 4 및 도 5에 있어서의 서브 A-D 변환기(21) 및 연산회로(25)에 입력되는 각 내부 클록신호를 나타내는 타이밍도이다.
도 7은 도 5의 의사 차동 증폭회로(1) 대신에 통상의 차동 증폭회로를 사용한 경우를 나타내는 도면이다.
도 8은 본 발명의 제2 실시형태에 있어서의 의사 차동 증폭회로를 나타내는 도면이다.
도 9는 도 5의 연산회로(25)에 도 8의 의사 차동 증폭회로(50)를 사용한 경우를 나타내는 도면이다.
도 10은 파이프라인형 A-D 변환기에 사용되는 종래의 차동 증폭회로를 나타내는 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
1, 50 : 의사 차동 증폭회로 2, 3 : 증폭기
10 : 병렬 파이프라인형 A-D 변환기 11 : S/H 회로
12 : A-D 변환 회로부 13 : 오차 보정 회로부
14 : 기준전압 발생 회로부 15 : 내부 클록 발생 회로부
AD1∼ADm : 파이프라인형 A-D 변환회로 21 : 서브 A-D 변환기
22 : 서브 D-A 변환기 23a, 23b : 연산부
25 : 연산회로 31, 32 : 비교기
33 : 제어회로 C51∼C54 : 콘덴서
55 : 버퍼회로 56 : 스위치
제1 실시형태
도 1에 본 발명의 제1 실시형태에 있어서의 의사 차동 증폭회로의 회로도를 도시하고 있다. 다음 설명에서, 의사 차동 증폭회로는 2개의 증폭기를 이용하여 차동 증폭회로와 같은 동작을 하는 회로를 의미한다.
도 1에 도시한 의사 차동 증폭회로(1)는 2개의 단일 단자형 증폭기(2, 3)로 형성되고, 각 증폭기(2, 3)는 동일한 회로 구성 및 동일한 특성을 갖는다. 도 1은 전자정보통신학회의 회보(IEIC Trans. Fundamentals, Vol. E82-A, No. 2 Feb. 1999)에 기재된 단일 단자형 증폭기(2, 3)를 사용한 경우를 나타내고 있다. 이러한 증폭기들은 동일한 회로 구성을 가지므로, 증폭기(2)를 예로 하여 상세히 설명한다.
증폭기(2)는 반전 증폭기(A1, A2), PMOS 트랜지스터(MP1, MP2), NMOS 트랜지스터(MN1, MN2), 스위치(SW1, SW2) 및 콘덴서(C1, C2)로 구성된다. 소스 전압(VDD)과 접지 사이에는 PMOS 트랜지스터(MP1), PMOS 트랜지스터(MP2), NMOS 트랜지스터(MN2) 및 NMOS 트랜지스터(MN1)로 구성된 직렬회로가 접속되어 있다. PMOS 트랜지스터(MP1)의 게이트에는 소정의 정전압(Vp1)이 인가되어 있다. NMOS 트랜지스터(MN1)의 게이트는 증폭기(2)의 입력단을 형성하며, PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2)와의 접속부는 증폭기(2)의 출력단을 형성한다.
반전 증폭기(A1)와 콘덴서(C1)로 구성된 직렬회로는 PMOS 트랜지스터(MP2)의 귀환회로를 형성하고, 반전 증폭기(A2)와 콘덴서(C2)로 구성된 직렬회로는 NMOS 트랜지스터(MN2)의 귀환회로를 형성하고 있다. 스위치(SW1)는 반전 증폭기(A1)의 출력단과 입력단 사이에 접속되고, 스위치(SW2)는 반전 증폭기(A2)의 출력단과 입력단 사이에 접속된다. 스위치(SW1, SW2)는 외부에서 출력되는 신호에 따라 "온" 또는 "오프"가 되어 스위칭 한다. 의사 차동 증폭회로(1)가 파이프라인형 A-D 변환기에 사용되는 경우, 예컨대 각 스위치(SW1, SW2)는 이 A-D 변환기에 입력되는 신호가 표본화될 때에는 각각 온이 되어 도통상태가 된다. 이 A-D 변환기에 입력되는 신호가 유지될 때에는 스위치들은 각각 오프가 되어 차단상태가 된다.
이러한 구성에 있어서, 의사 차동 증폭회로(1)는 도 10에 나타낸 종래의 차동 증폭회로의 차동 짝에 흐르는 2 ×Io의 전류를 감소시킬 수 있다. 구체적으로, 의사 차동 증폭회로(1)는 각 증폭기(A1, A2)에 흐르는 Io/4의 전류와, PMOS 트랜지스터(MP2) 및 NMOS 트랜지스터(MN2, MN1)로 구성된 각 직렬회로에 흐르는 각 Io의전류로 이루어지는 총 3 ×Io의 전류를 소비하게 된다. 이와 같이 의사 차동 증폭회로(1)의 소비전류는 종래의 차동 증폭회로에서 소비하는 5 ×Io의 전류보다도 매우 작게 할 수 있다.
다음에, 도 1의 의사 차동 증폭회로(1)를 병렬 파이프라인형 A-D 변환기에 사용하는 경우에 관해 설명한다. 도 2는 도 1의 의사 차동 증폭회로(1)를 사용하는 병렬 파이프라인형 A-D 변환기의 구성예를 게시한 개략적인 블록도이다.
도 2에서 병렬 파이프라인형 A-D 변환기(10)는 소정의 전압, 예컨대 접지전압을 중심으로 하여 대칭인 파형을 갖는 2개의 아날로그 신호가 입력되는 표본 유지회로(이하, S/H 회로부라 한다)(11), m(m은 양의 정수)단의 파이프라인형 A-D 변환회로(AD1∼ADm)로 이루어지는 A-D 변환 회로부(12), 및 이 A-D 변환 회로부(12)로부터 출력되는 디지털 데이터의 오차 보정을 하는 오차 보정 회로부(13)를 구비하고 있다.
더욱이, 병렬 파이프라인형 A-D 변환기(10)는 다수의 다른 기준전압을 생성하여 각 A-D 변환회로(AD1∼ADm)에 출력하는 기준전압 발생 회로부(14), 및 외부의 클록신호(CLK)에서 소정의 각 내부 클록신호를 생성하여, S/H 회로부(11), A-D 변환 회로부(12) 및 오차 보정 회로부(13)에 각각 출력하는 내부 클록 발생 회로부(15)를 구비하고 있다.
S/H 회로부(11)는 병렬 파이프라인형 A-D 변환기(10)의 입력단자를 형성하는 (+)측 입력단자와 (-)측 입력단자의 두 입력단을 갖고 있다. (+)측 입력단자는 (+)측의 아날로그 신호를 받고, (-)측 입력단자는 (-)측의 아날로그 신호를 받는다. (+)측 및 (-)측의 각 아날로그 신호는 각각 상반하는 신호레벨을 갖는 한 쌍의 신호이다. S/H 회로부(11)는 내부 클록 발생 회로부(15)로부터의 소정의 클록신호에 따라서, 입력된 아날로그 신호에 대한 표본화 및 유지를 하여, A-D 변환 회로부(12)에 출력한다.
A-D 변환 회로부(12)는 동일한 회로 구성의 m단의 파이프라인형 A-D 변환회로(AD1∼ADm)로 이루어지며, 이 파이프라인형 A-D 변환회로(AD1∼ADm)는 각각 n(n>0) 비트의 파이프라인형 A-D 변환기를 형성한다.
A-D 변환회로(ADk)는 전단회로에서 출력된 상반하는 신호레벨을 갖는 (+)측 출력신호와 (-)측 출력신호를 받는다. 구체적으로, 1단의 A-D 변환회로(AD1)는 S/H 회로부(11)로부터의 (+)측 및 (-)측 출력전압을 받고, A-D 변환회로(ADk)(2 ≤k ≤m)는 전단의 A-D 변환회로(AD(k-1))로부터의 (+)측 및 (-)측의 각 출력전압을 받는다.
도 3은 A-D 변환회로(ADk)의 내부 구성을 게시한 개략적인 블록도이다. 도 3에서 A-D 변환회로(ADk)는 n 비트의 A-D 변환기를 형성하는 서브 A-D 변환기(21), n 비트의 D-A 변환기를 형성하는 서브 D-A 변환기(22), 한 쌍의 연산부(23a, 23b), 및 도 1의 증폭기(2, 3)로 이루어지는 의사 차동 증폭회로(1)를 구비하고 있다. 서브 A-D 변환기(21)는 전단회로에서 출력된 한 쌍의 출력신호를 한 쌍의 (+)측 입력전압(ViP) 및 (-)측 입력전압(ViM)으로서 수신한다. 서브 A-D 변환기(21)는 수신한 (+)측 입력전압(ViP) 및 (-)측 입력전압(ViM)을 n 비트 데이터로 A-D 변환하여 오차 보정 회로부(13)에 출력하는 동시에, 이 n 비트 데이터에 대응하는 신호를서브 A-D 변환기(22)에 출력한다.
도 2로 돌아가서, A-D 변환회로(AD1∼ADm)에서 출력된 각 n 비트 데이터는 일종의 여분 표현이다. 오차 보정 회로부(13)는 A-D 변환회로(AD1∼ADm)에서 입력된 각 n 비트 데이터를 비 여분 표현인 소정 길이의 비트 데이터로 변환하여, A-D 변환된 디지털 데이터로서 출력단자(OUT)에서 출력한다. 예컨대, A-D 변환회로(AD1∼ADm)에서 1.5 비트 데이터가 각각 출력되는 경우, 오차 보정 회로부(13)는 이 각 1.5 비트 데이터를 1비트 데이터로 변환하여, A-D 변환된 디지털 데이터로서 출력한다.
또한, 도 3에서 서브 D-A 변환기(22)는 서브 A-D 변환기(21)로부터 입력된 신호에 대응하는 전압을 연산부(23a, 23b)에 각각 출력한다. 연산부(23a)는 (+)측 입력전압(ViP)과 서브 D-A 변환기(22)로부터의 출력전압에 대해 소정의 연산을 하여, 그 결과를 증폭기(2)에 출력한다. 또한, 연산부(23b)는 (-)측 입력전압(ViM)과 서브 D-A 변환기(22)로부터의 출력전압에 대해 소정의 연산을 하여, 그 결과를 증폭기(3)에 출력한다. 증폭기(2)는 입력된 전압을 증폭하여 (+)측 출력전압(VoP)으로서 출력하고, 증폭기(3)는 입력된 전압을 증폭하여 (-)측 출력전압(VoM)으로서 출력한다.
다음에, 서브 A-D 변환기(21)가 1.5 비트의 A-D 변환기이고, 서브 D-A 변환기(22)가 1.5 비트의 D-A 변환기인 경우의 A-D 변환회로(ADk)의 동작을 설명한다.
서브 A-D 변환기(21)는 입력된 (+)측 입력전압(ViP)과 (-)측 입력전압(ViM)에서 하기 (1)식과 같이 입력전압(Vi)을 산출한다:
Vi = ViP - ViM ···(1)
서브 A-D 변환기(21)는 기준전압 발생 회로부(14)로부터 소정의 기준전압(VrCP, VrCM)을 받는다. 서브 A-D 변환기(21)는 상기 (1)식의 입력전압(Vi)과 각 기준전압(VrCP, VrCM)을 비교하여, 이 비교결과에 따라 하기 (2)∼(4)식과 같이 데이터(Dk)를 생성한다:
Dk = 1 (VrCP < Vi) ···(2)
Dk = 0 (VrCM ≤Vi ≤VrCP) ···(3)
Dk = -1 (Vi<VrCM) ···(4)
한편, 서브 D-A 변환기(22)는 기준전압 발생 회로부(14)로부터 세 종류의 소정의 기준전압(VrR, Vcom, VrM)을 받는다. 여기서, VrCP = VrP/4이고, VrCM = VrM/4이다. 예컨대, Vcom = 0이고, 어떤 Vr에 대해 VrP = Vr, VrM = -Vr이다. 이 경우, VrCP = Vr/4, VrCM = -Vr/4가 된다. 또한, 서브 D-A 변환기(22), 연산부(23a, 23b) 및 증폭기(2, 3)는 연산회로(25)를 형성하고 있다. 서브 D-A 변환기(22)와 연산부(23a) 및 증폭기(2)는 하기 (5)식에 따른 연산을 하여 (+)측 출력전압(VoP)을 생성하고, 서브 D-A 변환기(22), 연산부(23b) 및 증폭기(3)는 하기 (6)식에 따른 연산을 하여 (-)측 출력전압(VoM)을 생성한다.
VoP = 2 ×ViP - RkP ···(5)
VoM = 2 ×ViM - RkM ···(6)
여기서,
Dk = 1일 때, RkP = VrP, RkM = VrM,
Dk = 0일 때, RkP = Vcom, RkM = Vcom,
Dk = -1일 때, RkP = VrM, RkM= VrP
가 된다.
이와 같이, 연산회로(25)는 (+)측 입력전압(ViP) 및 (-)측 입력전압(ViM)을 각각 2배 하여, 서브 A-D 변환기(21)에 의해 생성된 데이터(Dk)에 따라 소정의 전압을 가산 또는 감산함으로써 (+)측 출력전압(VoP) 및 (-)측 출력전압(VoM)을 각각 생성하여, 다음 단의 A-D 변환회로에 출력한다. 최종 단의 A-D 변환회로(ADm)에는 연산회로(25)가 필요 없다.
다음에, 서브 A-D 변환기(21) 및 연산회로(25)의 구체적인 내부 구성예를 나타내며, 각 부의 동작에 관해 설명한다.
도 4는 서브 A-D 변환기(21)의 구성을 게시한 도면이고, 도 5는 연산회로(25)의 회로예를 게시한 도면이다. 또한, 도 6은 서브 A-D 변환기(21) 및 연산회로(25)에 입력되는 각 내부 클록신호의 예를 나타내는 타이밍도이다.
도 4에서 서브 A-D 변환기(21)는 2개의 비교기(31, 32), 및 이 비교기(31, 32)로부터의 각 비교 결과에 따라 각 제어신호(Sp, Sm, Sz)를 생성하여 서브 D-A 변환기(22)에 출력하는 제어 논리회로로 이루어지는 제어회로(33)로 구성된다.
여기서, Vi = ViP - ViM으로 하고, △VR = VrCP - VrCM으로 하면, 비교기(31)는 Vi와 △VR/4의 전압을 비교하여, 이 비교 결과를 나타내는 출력신호(SU)를 제어회로(33)에 출력한다. 또한, 비교기(32)는 Vi와 △VR/4의 전압을 비교하여, 이 비교 결과를 나타내는 출력신호(SL)를 제어회로(33)에 출력한다. 예컨대, △VR/4 < Vi인 것을 나타낼 때에는, 두 출력신호(SU, SL) 모두 하이레벨("High")이 된다. -△VR/4 ≤Vi ≤△VR/4인 것을 나타낼 때에는, 출력신호(SU)는 로우레벨("Low"), 출력신호(SL)는 "High"가 된다. Vi < -△VR/4인 것을 나타낼 때에는, 두 출력신호(SU, SL) 모두 "Low"가 된다.
제어회로(33)는 입력된 각 출력신호(SU, SL)가 △VR/4 < Vi인 것을 나타낼 때에는, 제어신호(Sp)만을 "High"로 하고, 제어신호(Sm, Sz)를 각각 "Low"로 한다. 또한, 제어회로(33)는 입력된 각 출력신호(SU, SL)가 -△VR/4 ≤Vi ≤△VR/4인 것을 나타낼 때에는, 제어신호(Sz)만을 "High"로 하고, 제어신호(Sp, Sm)를 각각 "Low"로 한다. 더욱이, 제어회로(33)는 각 출력신호(SU, SL)가 Vi < -△VR/4인 것을 나타낼 때에는, 제어신호(Sm)만을 "High"로 하고, 제어신호(Sp, Sz)를 각각 "Low"로 한다.
또한, 제어회로(33)는 각 출력신호(SU, SL)가 △VR/4 < Vi인 것을 나타낼 때에는 Dk = 1의 데이터를 오차 보정 회로부(13)에 출력하고, 각 출력신호(SU, SL)가 -△VR/4 ≤Vi ≤△VR/4인 것을 나타낼 때에는 Dk = 0의 데이터를 오차 보정 회로부(13)에 출력하며, 각 출력신호(SU, SL)가 Vi < -△VR/4인 것을 나타낼 때에는 Dk = -1의 데이터를 오차 보정 회로부(13)에 출력한다.
다음에, 도 5에서 서브 D-A 변환기(22)는 NMOS 트랜지스터(Q1∼Q6)로 구성되고, 연산부(23a)는 NMOS 트랜지스터(Q11∼Q14) 및 콘덴서(C11, C12)로 구성되며, 연산부(23b)는 NM0S 트랜지스터(Q21∼Q24) 및 콘덴서(C21, C22)로 구성된다. 콘덴서(C11, C12, C21, C22)는 각각 같은 용량을 갖는다. 증폭기(2, 3)는 의사 차동증폭회로(1)를 형성하고 있다. 증폭기(2, 3)의 각 스위치(SW1, SW2)는 내부 클록 발생 회로부(15)로부터 출력된 소정의 내부 클록신호(CKIo)에 따라 스위칭 한다.
서브 D-A 변환기(22)에 있어서, NMOS 트랜지스터(Q1, Q4)의 각 게이트에는 서브 A-D 변환기(21)로부터의 제어신호(Sp)가 각각 입력되고, NMOS 트랜지스터(Q2, Q5)의 각 게이트에는 서브 A-D 변환기(21)로부터의 제어신호(Sz)가 각각 입력되며, NMOS 트랜지스터(Q3, Q4)의 각 게이트에는 서브 A-D 변환기(21)로부터의 제어신호(Sm)가 각각 입력된다. NMOS 트랜지스터(Q1, Q4)에는 기준전압 발생 회로부(14)로부터의 기준전압(VrP)이 인가된다. NMOS 트랜지스터(Q1)가 온이 되면 연산부(23a)의 콘덴서(C12)에 기준전압(VrP)이 인가되고, NMOS 트랜지스터(Q4)가 온이 되면 연산부(23b)의 콘덴서(C22)에 기준전압(VrP)이 인가된다.
NMOS 트랜지스터(Q2, Q5)에는 기준전압 발생 회로부(14)로부터의 기준전압(Vcom)이 인가된다. NMOS 트랜지스터(Q2, Q5)가 온이 되면, 연산부(23a)의 콘덴서(C12) 및 연산부(23b)의 콘덴서(C22)에 기준전압(Vcom)이 각각 인가된다. 마찬가지로, NMOS 트랜지스터(Q3, Q6)에는 기준전압 발생 회로부(14)로부터의 기준전압(VrM)이 인가된다. NMOS 트랜지스터(Q3)가 온이 되면 연산부(23a)의 콘덴서(C12)에 기준전압(VrM)이 인가되고, NMOS 트랜지스터(Q6)가 온이 되면 연산부(23b)의 콘덴서(C22)에 기준전압(VrM)이 인가된다.
다음에, 연산부(23a)에서 NMOS 트랜지스터(Q11)의 게이트에는 내부 클록 발생 회로부(15)로부터의 내부 클록신호(CK1)가 입력되고, NMOS 트랜지스터(Q12)의 게이트에는 내부 클록 발생 회로부(15)로부터의 내부 클록신호(CK2)가 입력된다.또한, NMOS 트랜지스터(Q13, Q14)의 각 게이트에는 내부 클록신호(CK2)의 신호레벨을 반전한 반전신호(CK2B)가 입력된다. NMOS 트랜지스터(Q13, Q14)가 온이 되면, 콘덴서(C11, C12)에 각각 (+)측 입력전압(ViP)이 인가된다. 이 때, NMOS 트랜지스터(Q11)는 온이 되고, NMOS 트랜지스터(Q12)는 오프이므로, 증폭기(2)를 단락시켜 콘덴서(C11, C12)에 (+)측 입력전압(ViP)이 충전되어, (+)측 입력전압(ViP)의 표본화를 한다. 이러한 (+)측 입력전압(ViP)의 표본화를 할 때에는 증폭기(2)가 단락되어 있기 때문에, 증폭기(2)는 높은 증폭율을 필요로 하지 않는다. 따라서, 증폭기(2)는 내부 클록신호(CKIo)에 의해, 도 1에 나타내는 각 스위치(SW1, SW2)를 각각 온으로 하여 각 반전 증폭기(A1, A2)를 단락시킨다.
다음에, 증폭기(2)는 NMOS 트랜지스터(Q11, Q13, Q14)를 각각 온으로 하는 동시에, NMOS 트랜지스터(Q12)를 온으로 하는 것에 따라 콘덴서(C11)를 증폭기(2)에 접속시킨다. 이러한 경우, 증폭기(2)가 높은 증폭율을 필요로 하기 때문에, 증폭기(2)는 내부 클록신호(CKIo)에 의해 도 1에 나타내는 각 스위치(SW1, SW2)를 각각 오프로 하여 각 반전 증폭기(A1, A2)를 동작시키도록 한다. 이 때, 서브 A-D 변환기(21)의 제어회로(33)로부터 각 제어신호(Sp, Sz, Sm)가 각각 출력되고, NMOS 트랜지스터(Q1∼Q3) 중에서 선택된 트랜지스터가 온이 되어, 기준전압(VrP, Vcom, VrM) 중 어느 하나만이 콘덴서(C12)에 인가된다. 이렇게 하여, 연산부(23a)는 소정의 연산동작을 하고, 증폭기(2)는 소정의 증폭을 하여, (+)측 출력전압(VoP)을 얻을 수 있다.
마찬가지로, 연산부(23b)에서 NMOS 트랜지스터(Q21)의 게이트에는 내부 클록발생 회로부(15)로부터의 내부 클록신호(CK1)가 입력되고, NMOS 트랜지스터(Q22)의 게이트에는 내부 클록 발생 회로부(15)로부터의 내부 클록신호(CK2)가 입력된다. 또한, NMOS 트랜지스터(Q23, Q24)의 각 게이트에는 반전신호(CK2B)가 각각 입력된다. NMOS 트랜지스터(Q23, Q24)가 온이 되면, 콘덴서(C21, C22)에 각각 (-)측 입력전압(ViM)이 인가된다. 이 때, NMOS 트랜지스터(Q21)는 온이 되고, NMOS 트랜지스터(Q22)는 오프가 되어, 증폭기(3)가 단락된다. 따라서, 콘덴서(C21, C22)에 (-)측 입력전압(ViM)이 충전되고, (-)측 입력전압(ViM)이 표본화된다. (-)측 입력전압(ViM)의 표본화 동작을 하고 있을 때에는 증폭기(3)가 단락되어 있기 때문에, 증폭기(3)는 높은 증폭율을 필요로 하지 않는다. 따라서, 증폭기(3)는 내부 클록신호(CKIo)에 의해 도 1에 나타내는 각 스위치(SW1, SW2)를 각각 온으로 하고 각 반전 증폭기(A1, A2)를 단락시킨다.
다음에, 증폭기(3)는 NMOS 트랜지스터(Q21, Q23, Q24)를 각각 오프시키는 동시에, NMOS 트랜지스터(Q22)를 온으로 함으로써 콘덴서(C21)를 증폭기(3)에 접속시킨다. 이러한 경우, 증폭기(3)가 높은 증폭율을 필요로 하기 때문에, 증폭기(3)는 내부 클록신호(CKIo)에 의해 도 1에 나타내는 각 스위치(SW1, SW2)를 각각 오프시키고, 각 반전 증폭기(A1, A2)를 동작시킨다. 이 때, 서브 A-D 변환기(21)의 제어회로(33)로부터 각 제어신호(Sp, Sz, Sm)가 각각 출력되고, NMOS 트랜지스터(Q4, Q5, Q6) 중에서 선택된 트랜지스터가 온이 되어, 기준전압(VrP, Vcom, VrM) 중 어느 하나만이 콘덴서(C22)에 인가된다. 이와 같이, 연산부(23b)는 소정의 연산동작을 하고, 증폭기(3)는 소정의 증폭을 하여, (-)측 출력전압(VoM)을 얻을 수 있다.
이와 같이, 병렬 파이프라인형 A-D 변환기(10)의 A-D 변환회로(AD1∼ADm)에서의 각 연산회로(25)에 도 1에 나타낸 의사 차동 증폭회로(1)를 각각 사용한다. 이것에 의해, 병렬 파이프라인형 A-D 변환기(10)의 저소비 전력화 및 저전압 동작화를 꾀할 수 있다.
한편, 상술한 바와 같이 의사 차동 증폭회로(1)의 각 증폭기(2, 3)의 특성이 다르면, 동상전압, 즉 (+)측 출력전압(VoP)과 (-)측 출력전압(VoM)의 평균값이 변동하게 된다. A-D 변환회로(AD1∼ADm)의 수(m)가 많아질수록, 이러한 변동은 커지고, 병렬 파이프라인형 A-D 변환기(10)의 성능이 저하한다.
따라서, 도 7에 도시한 바와 같이 의사 차동 증폭회로(1) 대신에 통상의 차동 증폭회로(41)를 사용한 A-D 변환회로(40)를 A-D 변환회로(AD1∼ADm) 중에서 소정의 위치, 예컨대 3단 또는 4단마다의 각 A-D 변환회로에 사용한다. 이 차동 증폭회로(41)로는 예컨대 도 10에 나타내는 차동 증폭회로(100)를 사용할 수도 있다. 이와 같이, 발생한 동상의 전압 변동은 A-D 변환회로(40)에서 없어질 수 있어, 병렬 파이프라인형 A-D 변환기(10)의 성능 저하를 방지할 수 있다. 따라서, 각 증폭기(2, 3)의 특성이 다른 경우에도, 성능 저하 없이 병렬 파이프라인형 A-D 변환기(10)의 저소비 전력화 및 저전압 동작을 실현할 수 있다.
이상 설명한 바와 같이, 본 발명의 제1 실시형태에 있어서의 의사 차동 증폭회로는 차동 짝을 사용하지 않고 한 쌍의 입력신호에 대응하여 증폭하는 한 쌍의 증폭기(2, 3)를 사용하여 의사적인 차동 증폭회로(1)를 형성하도록 하였다. 이것에 의해, 저소비 전력화를 실현하는 동시에 저전압 동작을 하며, 차동 증폭기능을갖은 회로를 얻을 수 있다. 또한, 이러한 의사 차동 증폭회로(1)를 병렬 파이프라인형 A-D 변환기(10)에 있어서의 A-D 변환회로(AD1∼ADm)의 각 연산부(25)에 사용하도록 하였다. 이것에 의해, A-D 변환기의 저소비 전력화 및 저전압 동작을 꾀할 수 있었다.
상기 제1 실시형태에서는 의사 차동 증폭회로(1)의 증폭기(2, 3)의 특성이 달라지게 되면, 동상의 전압 변동이 생길 가능성이 있다. 그러나, 의사 차동 증폭회로에 동상의 전압 변동을 보정하는 회로를 설치할 수도 있다. 이 경우에 관해서는 다음의 제2 실시형태에서 도 8을 참조하여 설명한다.
제2 실시형태
도 8은 본 발명의 제2 실시형태에 있어서의 의사 차동 증폭회로를 나타낸다. 또, 도 8에서는 도 1에서와 같은 부분은 같은 부호로 표시하고, 여기서는 그 설명을 생략하는 동시에 도 1과의 상위 점만 설명한다. 도 8은 의사 차동 증폭회로(50)가 콘덴서(C51∼C54), 버퍼회로(55) 및 스위치(56)를 구비한다는 점에서 도 1과 다르다. 스위치(56)는 스위칭부를 형성한다.
도 8에서 의사 차동 증폭회로(50)는 증폭기(2, 3), 콘덴서(C51∼C54), 소스 팔로워인 버퍼회로(55) 및 스위치(56)로 구성된다. 증폭기(2)의 출력단과 증폭기(3)의 출력단 사이에는 콘덴서(C51, C52)가 직렬로 접속되어 있다. 증폭기(2)의 입력단과 증폭기(3)의 입력단 사이에는 콘덴서(C53, C54)가 직렬로 접속되어 있다. 콘덴서(C51, C52)간의 접속부에는 버퍼회로(55)의 입력단이 접속되고, 콘덴서(C53, C54)간의 접속부에 버퍼회로(55)의 출력단이 접속되어 있다. 또한, 콘덴서(C51, C52)간의 접속부에는 스위치(56)를 통해 기준전압(Vcom)이 인가된다.
이러한 구성에 있어서, 콘덴서(C51, C52)의 용량은 동일하다. 스위치(56)가 온이 되어 콘덴서(C51, C52)에 각각 기준전압(Vcom)이 인가되면, 콘덴서(C51, C52)는 각각 증폭기(2)의 출력전압인 (+)측 출력전압(VoP)과 증폭기(3)의 출력전압인 (-)측 출력전압(VoM)과의 평균값((VoP+VoM)/2)과 기준전압(Vcom)과의 전압 차를 각각 기억한다. 다음에, 스위치(56)가 오프되어 차단상태가 되면, 각 콘덴서(C51, C52)에 기억된 전압 차가 버퍼회로(55)를 통해 콘덴서(C53, C54)에 인가되어, 증폭기(2, 3)의 입력전압을 변화시킨다.
예컨대, 증폭기(2)의 출력전압(VoP)과 증폭기(3)의 출력전압(VoM)과의 평균값((VoP+VoM)/2)이 기준전압(Vcom)보다 커지면, 버퍼회로(55)의 입력전압(ViB)도 기준전압(Vcom)보다 커지게 된다. 이러한 변화가 버퍼회로(55)의 출력단에 전달되어, 콘덴서(C53, C54)에 인가되는 전압을 상승시켜, 이 전압 상승에 상당하는 전하가 콘덴서(C53, C54)에 전송된다. 이 때의 극성은 증폭기(2, 3)의 각 입력전압을 함께 저하시키는 방향이 된다. 즉, 의사 차동 증폭회로(50)는 (+)측 출력전압과 (-)측 출력전압과의 평균값의 변동을 억제하도록 동작한다. 또, 증폭기(2)의 출력전압(VoP)과 증폭기(3)의 출력전압(VoM)과의 평균값((VoP+VoM)/2)이 기준전압(Vcom)보다 작아지는 경우도 이 평균값이 커지는 경우와 마찬가지이기 때문에 그 설명을 생략한다.
다음에, 도 8에 나타낸 의사 차동 증폭회로(50)를 도 5의 연산회로(25)에 사용한 경우에 관해 도 9를 참조하여 설명한다. 도 9에서는 도 5에서와 같은 부분은 같은 부호로 나타내고, 여기서는 그 설명을 생략한다. 특히, 의사 차동 증폭회로(50)의 동작에 관해 설명한다.
도 9에서 스위치(56)는 내부 클록 발생 회로부(15)에서 출력되는 내부 클록신호(CK1)에 따라 스위칭을 한다. 상기 제1 실시형태에 관해 설명한 바와 같이, 연산회로(25)는 (+)측 입력전압(ViP) 및 (-)측 입력전압(ViM)을 각각 표본화하여 2배로 증폭시킨다. 또한, 연산회로(25)는 서브 A-D 변환기(21)로부터의 제어 신호에 따라, 증폭된 전압으로부터 기준전압(VrP, Vcom, VrM) 중 하나를 추출한다.
따라서, 연산회로(25)는 두 상태를 갖게 된다. 첫 번째 상태에서 연산회로(25)는 (+)측 입력전압(ViP)을 대응하는 2개의 콘덴서(C11, C12)에 표본화하고, (-)측 입력전압(ViM)을 대응하는 2개의 콘덴서(C21, C22)에 표본화한다. 두 번째 상태에서 연산회로(25)는 이 표본화한 (+)측 입력전압(ViP) 및 (-)측 입력전압(ViM)을 의사 차동 증폭회로에서 각각 2배로 증폭한다. 연산회로(25)는 이러한 2-상 동작을 1 클록 주기로 반복하여 실행한다.
(+)측 입력전압(ViP) 및 (-)측 입력전압(ViM)을 표본화하는 상태에서는, 증폭기(2)의 입력단과 출력단 사이를 NMOS 트랜지스터(Q11)가 단락시키고, 증폭기(3)의 입력단과 출력단 사이를 NMOS 트랜지스터(Q21)가 단락시킨다. 이 때, 의사 차동 증폭회로(50)의 스위치(56)가 온이 되어 도통상태를 형성하고, 버퍼회로(55)의 입력단과 콘덴서(C51, C52)에 각각 기준전압(Vcom)이 인가된다. 이 때,콘덴서(C51)에 하기 (7)식으로 나타내는 전압(Vc1)이 충전되고, 콘덴서(C52)에 하기(8)식으로 나타내는 전압(Vc2)이 충전된다.
Vc1 = Vcom - VoS ···(7)
Vc2 = Vcom - VoS ···(8)
여기서, Vc1은 콘덴서(C51)의 양단 전압이고, Vc2는 콘덴서(C52)의 양단 전압이며, VoS는 증폭기(2)의 입력단과 출력단을 단락시켰을 때의 (+)측 출력전압(VoP) 및 증폭기(3)의 입력단과 출력단을 단락시켰을 때의 (-)측 출력전압(VoM)이다.
다음에, 스위치(56)를 오프시켜 차단상태로 하면, 버퍼회로(55)의 입력단의 전하(Q)는 콘덴서(C51, C52)의 각 용량을 각각 C로 한 경우, 하기 (9)식으로 나타낸 것이 된다.
Q = C ×(Vc1 + Vc2) ···(9)
다음에, NMOS 트랜지스터(Q11, Q21)가 오프되어 차단상태가 된다. 그리고, 증폭기(2)의 출력단에서 상기 (5)식으로 나타낸 (+)측 출력전압(VoP)이 출력되고, 증폭기(3)의 출력단에서 상기 (6)식으로 나타낸 (-)측 출력전압(VoM)이 출력된다. 이 때의 버퍼회로(5)의 입력단의 전압을 V1로 하면, 버퍼회로(55)의 입력단에 에너지 보존이 유지되므로, 전하(Q)는 하기 (10)식으로 정의된 것이 된다.
Q = C ×(V1 - VoP) + C ×(V1 - VoM) ···(10)
더욱이, 상기 (7)식∼(10)식으로부터 하기 (11)식이 성립한다.
V1 - Vcom = (VoP+VoM)/2 - VoS ···(11)
(11)식은 (+)측 출력전압(VoP)과 (-)측 출력전압(VoM)의 평균값이 VoS에서 변동하면, 그 변동한 양만큼 V1이 기준전압에서 변동하는 것을 나타내고 있다. V1은 버퍼회로(55)에 의해 콘덴서(C53, C54)의 각 일단에 각각 전달된다.
다음에, NMOS 트랜지스터(Q11, Q21)가 오프되어 차단상태가 된 경우에 관해 설명한다. 여기서, 어떠한 영향, 예컨대 (+)측 입력전압(ViP) 및 (-)측 입력전압(ViM)에 공통 오프셋 전압이 더해져, (+)측 출력전압(VoP)과 (-)측 출력전압(VoM)과의 평균값이 VoS보다 커졌다고 한다. 이 경우, V1은 이 변동량만큼 기준전압보다 커지고, 이 V1의 변동이 버퍼회로(55)의 출력단에 전해져, 콘덴서(C53, C54)에 인가되는 전압을 상승시킨다. 그리고, 이 전압 상승에 상당하는 전하가 콘덴서(C11, C21)에 각각 전송되어, 증폭기(2, 3)의 각 출력전압을 저하시킨다.
따라서, 각 A-D 변환회로(AD1∼ADm)에서, (+)측 출력전압(VoP)과 (-)측 출력전압(VoM)과의 평균값이 VoS에서 변동하려고 할 때, 이 변동을 억제할 수 있어, (+)측 출력전압(VoP)과 (-)측 출력전압(VoM)과의 평균값이 소정의 기준전압(Vcom)에서 일정해지도록 할 수 있다. 이 때문에, A-D 변환회로(AD1∼ADm) 중 어떤 것에는 종래의 차동 증폭회로를 사용한 A-D 변환회로(40)가 필요 없어, 고성능으로 저소비 전력화를 실현하는 것이 가능한 병렬 파이프라인형 A-D 변환기를 얻을 수 있다.
이와 같이, 본 발명의 제2 실시형태에 있어서의 의사 차동 증폭회로는 증폭기(2)의 출력전압(VoP)과 증폭기(3)의 출력전압(VoM)과의 평균값과 기준전압(Vcom)과의 전압 차를 콘덴서(C51, C52)에 기억시키고, 버퍼회로(55)를 통해 이 전압 차를 콘덴서(C53, C54)에 각각 인가하여, 이 전압 차를 상쇄시키도록 증폭기(2, 3)의입력전압을 변화시킨다. 이것에 의해, 저소비 전력화 및 저전압 동작을 꾀하는 것이 가능해지는 고성능 의사 차동 증폭회로를 얻을 수 있다.
또, 상기 제1 실시형태에 있어서의 스위치(SW1, SW2) 및 상기 제2 실시형태에 있어서의 스위치(56)는 전자 디바이스로 형성된다. 그러나, 이 스위치들은 가능하다면 기계적 접점을 갖는 것으로 해도 된다.
이상 설명한 바와 같이, 본 발명에 의하면, 의사 차동 증폭회로는 차동 짝을 사용하지 않고 한 쌍의 입력신호에 대응하여 증폭하는 한 쌍의 증폭기(2, 3)를 사용하여 의사적인 차동 증폭회로(1)를 형성함으로써, 저소비 전력화를 실현하는 동시에 저전압 동작을 하며, 차동 증폭기능을 갖은 회로를 얻을 수 있다. 또한, 이러한 의사 차동 증폭회로(1)를 병렬 파이프라인형 A-D 변환기(10)에 있어서의 A-D 변환회로(AD1∼ADm)의 각 연산부(25)에 사용함으로써, A-D 변환기의 저소비 전력화 및 저전압 동작을 꾀할 수 있다.
또한, 본 발명에 의하면, 의사 차동 증폭회로는 증폭기(2)의 출력전압(VoP)과 증폭기(3)의 출력전압(VoM)과의 평균값과 기준전압(Vcom)과의 전압 차를 콘덴서(C51, C52)에 기억시키고, 버퍼회로(55)를 통해 이 전압 차를 콘덴서(C53, C54)에 각각 인가하여, 이 전압 차를 상쇄시키도록 증폭기(2, 3)의 입력전압을 변화시킴으로써, 저소비 전력화 및 저전압 동작을 꾀하는 것이 가능해지는 고성능 의사 차동 증폭회로를 얻을 수 있다.
본 발명은 첨부 도면을 참조하여 그 바람직한 실시형태에 관해 설명하였지만, 여러 가지 변경 및 변형이 당업자들에게 명백한 것은 물론이다. 이러한 변경 및 변형은 첨부한 청구항에 의해 정의되는 것으로 그 범위를 벗어나지 않고 본 발명의 범위 내에 포함되는 것으로 이해되어야 한다.

Claims (10)

  1. 의사 차동 증폭회로에 있어서,
    제1 입력신호를 증폭하는 제1 단일 단자형 증폭기, 및
    상기 제1 입력신호에 대하여 상반하는 신호레벨을 갖는 제2 입력신호를 증폭하는 제2 단일 단자형 증폭기를 구비하고,
    상기 제1 및 제2 단일 단자형 증폭기는 동일한 회로 구성인 동시에 동일한 특성을 가지며, 상기 입력된 제1 및 제2 입력신호에 대해 의사적으로 차동 증폭을 하여 취득한 각 신호를 출력하며,
    상기 제1 및 제2 단일 단자형 증폭기의 각각의 출력단 사이에 직렬로 접속된 제1 및 제2 콘덴서,
    상기 제1 및 제2 단일 단자형 증폭기의 각각의 입력단 사이에 직렬로 접속된 제3 및 제4 콘덴서,
    상기 제1 및 제2 콘덴서의 접속부의 전압을 상기 제3 및 제4 콘덴서의 각 접속부에 전달하는 버퍼 회로부, 및
    입력된 제어신호에 따라, 상기 제1 및 제2 콘덴서의 접속부에 소정의 전압을 인가하여 제어하는 스위치부를 더 구비하는 것을 특징으로 하는 의사 차동 증폭회로.
  2. 삭제
  3. 제1항에 있어서, 상기 스위치부에서 상기 제1 및 제2 콘덴서에 각각 소정의 전압이 인가되면, 상기 제1 및 제2 콘덴서는 상기 전압과 상기 제1 및 제2 증폭기로부터 각각 출력되는 두 신호의 평균값과의 전압 차를 각각 기억하고, 상기 제3 및 제4 콘덴서에 상기 버퍼 회로부를 통해 이 전압 차가 각각 인가되는 것을 특징으로 하는 의사 차동 증폭회로.
  4. 삭제
  5. 상반하는 전압레벨을 갖는 한 쌍의 아날로그 신호를 각각 표본화하여 유지하는 표본 유지회로와, 이 표본 유지회로에서 출력되는 한 쌍의 출력신호를 A-D 변환하는 동시에 그 A-D 변환된 신호들을 각각 소정의 방법으로 연산하여 다음 단의 A-D 변환회로에서의 한 쌍의 입력전압으로서 출력하는 다수의 A-D 변환회로를 갖는 A-D 변환기에 있어서,
    상기 각 A-D 변환회로는,
    한 쌍의 입력전압을 A-D 변환하는 서브 A-D 변환기,
    상기 서브 A-D 변환기에서 A-D 변환된 데이터를 D-A 변환하는 서브 D-A 변환기,
    상기 서브 D-A 변환기에 의해 D-A 변환된 전압을 이용하여, 상기 한 쌍의 입력전압에 대해 각각 소정의 연산을 하는 연산부, 및
    상기 연산부에서 얻어진 각각의 전압에 대하여 의사적 차동 증폭을 하는 상기 청구항 1의 의사 차동 증폭회로를 구비하는 것을 특징으로 하는 A-D 변환기.
  6. 상반하는 전압레벨을 갖는 한 쌍의 아날로그 신호를 각각 표본화하여 유지하는 표본 유지회로와, 이 표본 유지회로에서 출력되는 한 쌍의 출력신호를 A-D 변환하는 동시에 그 A-D 변환된 신호들을 각각 소정의 방법으로 연산하여 다음 단의 A-D 변환회로에서의 한 쌍의 입력전압으로서 출력하는 다수의 A-D 변환회로를 갖는 A-D 변환기에 있어서,
    상기 각 A-D 변환회로 중 적어도 하나는,
    한 쌍의 입력전압을 A-D 변환하는 서브 A-D 변환기,
    상기 서브 A-D 변환기에서 A-D 변환된 데이터를 D-A 변환하는 서브 D-A 변환기,
    상기 서브 D-A 변환기에 의해 D-A 변환된 전압을 이용하여, 상기 한 쌍의 입력전압에 대해 각각 소정의 연산을 하는 연산부, 및
    상기 연산부에서 얻어진 각각의 전압에 대하여 의사적 차동 증폭을 하는 상기 청구항 1의 의사 차동 증폭회로를 구비하는 것을 특징으로 하는 A-D 변환기.
  7. 제6항에 있어서, 상기 각 A-D 변환회로 중 다른 각 A-D 변환회로는,
    한 쌍의 입력전압을 A-D 변환하는 서브 A-D 변환기,
    상기 서브 A-D 변환기에서 A-D 변환된 데이터를 D-A 변환하는 서브 D-A 변환기,
    상기 서브 D-A 변환기에 의해 D-A 변환된 전압을 이용하여, 상기 한 쌍의 입력전압에 대해 각각 소정의 연산을 하는 연산부, 및
    상기 연산부에서 얻어진 각각의 전압에 대하여 차동 증폭을 하는 차동 증폭회로를 구비하는 것을 특징으로 하는 A-D 변환기.
  8. 삭제
  9. 제7항에 있어서, 상기 스위치부에서 상기 제1 및 제2 콘덴서에 각각 소정의 전압이 인가되면, 상기 제1 및 제2 콘덴서는 상기 전압과 상기 제1 및 제2 증폭기로부터 각각 출력되는 두 신호의 평균값과의 전압 차를 각각 기억하고, 상기 제3 및 제4 콘덴서에 상기 버퍼 회로부를 통해 이 전압 차가 각각 인가되는 것을 특징으로 하는 A-D 변환기.
  10. 삭제
KR10-2002-0072764A 2001-11-21 2002-11-21 의사 차동 증폭회로 및 이를 사용한 아날로그-디지털 변환기 Expired - Fee Related KR100459086B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00356074 2001-11-21
JP2001356074A JP3597812B2 (ja) 2001-11-21 2001-11-21 擬似差動増幅回路及び擬似差動増幅回路を使用したａ／ｄ変換器

Publications (2)

Publication Number Publication Date
KR20030041847A KR20030041847A (ko) 2003-05-27
KR100459086B1 true KR100459086B1 (ko) 2004-12-03

Family

ID=19167662

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0072764A Expired - Fee Related KR100459086B1 (ko) 2001-11-21 2002-11-21 의사 차동 증폭회로 및 이를 사용한 아날로그-디지털 변환기

Country Status (6)

Country Link
US (1) US6756928B2 (ko)
EP (1) EP1315290B1 (ko)
JP (1) JP3597812B2 (ko)
KR (1) KR100459086B1 (ko)
DE (1) DE60229032D1 (ko)
TW (1) TW589782B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006033304A (ja) * 2004-07-15 2006-02-02 Daio Denki Kk スイッチトキャパシタ回路及びパイプラインａ／ｄ変換器
JP4372111B2 (ja) * 2005-03-04 2009-11-25 三洋電機株式会社 アナログデジタル変換器
US20060206744A1 (en) * 2005-03-08 2006-09-14 Nec Laboratories America, Inc. Low-power high-throughput streaming computations
JP4445995B2 (ja) 2007-12-10 2010-04-07 株式会社半導体理工学研究センター パイプライン型ａ／ｄ変換装置
JP5238303B2 (ja) * 2008-03-12 2013-07-17 株式会社フジクラ 光受信装置
JP4505027B2 (ja) 2008-05-08 2010-07-14 株式会社半導体理工学研究センター サンプルホールド回路及びａ／ｄ変換装置
JP4564558B2 (ja) 2008-09-19 2010-10-20 株式会社半導体理工学研究センター 差動演算増幅回路とそれを用いたパイプライン型ａ／ｄ変換装置
US7847720B2 (en) * 2009-01-16 2010-12-07 Mediatek Inc. Pipelined analog-to-digital converter
JP2011015056A (ja) * 2009-06-30 2011-01-20 Sanyo Electric Co Ltd 容量アレイ回路、およびアナログデジタル変換器
JP2011229128A (ja) * 2010-03-31 2011-11-10 Asahi Kasei Electronics Co Ltd パイプライン型ａ／ｄコンバータ
US20110254569A1 (en) 2010-04-15 2011-10-20 Peter Bogner Measurement apparatus
CN106374924B (zh) * 2015-07-22 2021-05-25 三星电子株式会社 使用模数转换器执行共模电压补偿的半导体器件
WO2019120587A1 (en) * 2017-12-22 2019-06-27 Telefonaktiebolaget Lm Ericsson (Publ) Time-interleaved analog-to-digital converter
CN110324043B (zh) 2019-04-24 2023-06-30 矽力杰半导体技术(杭州)有限公司 伪差分模数转换器
TWI749879B (zh) * 2020-11-19 2021-12-11 瑞昱半導體股份有限公司 導管式類比數位轉換器之控制電路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3340280B2 (ja) * 1995-05-25 2002-11-05 三菱電機株式会社 パイプライン型ａ／ｄコンバータ
JP3641523B2 (ja) * 1996-04-05 2005-04-20 株式会社ルネサステクノロジ パイプライン型ａ／ｄコンバータ
US5739781A (en) * 1996-10-08 1998-04-14 National Semiconductor Corporation Sub-ranging analog-to-digital converter with open-loop differential amplifiers
EP0901232A3 (en) * 1997-09-04 2002-11-20 Sanyo Electric Co., Ltd. Voltage comparator, operational amplifier and analog-to-digital conversion circuit employing the same
US6172629B1 (en) * 1998-02-19 2001-01-09 Lucent Technologies Inc. Multistage analog-to-digital converter employing dither
US6249240B1 (en) * 1998-08-28 2001-06-19 Texas Instruments Incorporated Switched-capacitor circuitry with reduced loading upon reference voltages
US6288575B1 (en) * 1999-08-24 2001-09-11 Micron Technology, Inc. Pseudo-differential current sense amplifier with hysteresis
US6396429B2 (en) * 2000-01-07 2002-05-28 Analog Devices, Inc. Front-end sampling for analog-to-digital conversion
US6380806B1 (en) * 2000-09-01 2002-04-30 Advanced Micro Devices, Inc. Differential telescopic operational amplifier having switched capacitor common mode feedback circuit portion
US6489904B1 (en) * 2001-07-27 2002-12-03 Fairchild Semiconductor Corporation Pipeline analog-to-digital converter with on-chip digital calibration

Also Published As

Publication number Publication date
JP3597812B2 (ja) 2004-12-08
US6756928B2 (en) 2004-06-29
TW200300630A (en) 2003-06-01
JP2003158434A (ja) 2003-05-30
EP1315290B1 (en) 2008-09-24
EP1315290A1 (en) 2003-05-28
TW589782B (en) 2004-06-01
US20030117308A1 (en) 2003-06-26
KR20030041847A (ko) 2003-05-27
DE60229032D1 (de) 2008-11-06

Similar Documents

Publication Publication Date Title
KR100459086B1 (ko) 의사 차동 증폭회로 및 이를 사용한 아날로그-디지털 변환기
JP4564558B2 (ja) 差動演算増幅回路とそれを用いたパイプライン型ａ／ｄ変換装置
JP2006115003A (ja) サンプルホールド回路およびそれを用いたパイプラインａｄ変換器
JP4349445B2 (ja) フラッシュ型ａｄ変換器
EP0849883B1 (en) Analog-to-digital converter
US7030804B2 (en) Switched-capacitor circuit and pipelined A/D converter
JP2002271201A (ja) Ａ／ｄ変換器
KR100494202B1 (ko) Ａ/ｄ 변환기
JP3839027B2 (ja) Ａｄ変換器
CN101267193A (zh) 进行电压比较,防止电压比较精度恶化的半导体集成电路
US6954169B1 (en) 1/f noise, offset-voltage charge injection induced error cancelled op-amp sharing technique
JP3340280B2 (ja) パイプライン型ａ／ｄコンバータ
WO2006041085A1 (ja) サンプルホールド回路およびそれを用いたパイプラインａｄ変換器
US10651811B2 (en) Mismatch and reference common-mode offset insensitive single-ended switched capacitor gain stage with reduced capacitor mismatch sensitivity
JP2011166278A (ja) 差動増幅回路、２段増幅回路およびそれらを用いたａ／ｄ変換回路
US7714264B2 (en) Semiconductor integrated circuit device
US20120112939A1 (en) Pipeline ad converter and method of correcting output from the converter
US8674869B2 (en) A/D conversion circuit
US7095352B2 (en) Analog-to-digital converter including a plurality of amplifier circuits
US7321245B2 (en) Pipelined AD converter capable of switching current driving capabilities
JP5565903B2 (ja) スイッチドキャパシタ利得段
CN223274106U (zh) 显示装置、芯片、模数转换器
US20120044103A1 (en) Parallel interpolation a/d converter and digital equalizer
JP2006121307A (ja) サンプルホールド回路又はそれを用いたａｄ変換器
JP2013207697A (ja) サンプル・ホールド回路

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

FPAY Annual fee payment

Payment date: 20081010

Year of fee payment: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20091120

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20091120