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TWI749879B - 導管式類比數位轉換器之控制電路 - Google Patents

導管式類比數位轉換器之控制電路 Download PDF

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TWI749879B
TWI749879B TW109140482A TW109140482A TWI749879B TW I749879 B TWI749879 B TW I749879B TW 109140482 A TW109140482 A TW 109140482A TW 109140482 A TW109140482 A TW 109140482A TW I749879 B TWI749879 B TW I749879B
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switch
reference voltage
coupled
analog
buffer circuit
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張盼
劉凱尹
黃詩雄
王維駿
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瑞昱半導體股份有限公司
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Abstract

一種導管式類比數位轉換器之控制電路。導管式類比數位轉換器包含乘法數位類比轉換器，且乘法數位類比轉換器包含電容。控制電路包含第一至第六開關，以及第一及第二緩衝電路。第一及第二開關分別耦接於電容之一端與第一及第二參考電壓之間。第一及第二緩衝電路之輸出端分別耦接第一及第二開關。第一緩衝電路之輸入端透過第三開關耦接第三參考電壓，或透過第五開關接收控制訊號。第二緩衝電路之輸入端透過第四開關耦接第四參考電壓，或透過第六開關接收控制訊號。第一參考電壓不等於第二參考電壓，且第一開關及第二開關不同時導通。

Description

導管式類比數位轉換器之控制電路
本案是關於類比數位轉換器（analog-to-digital converter, ADC），尤其是關於導管式類比數位轉換器（pipeline ADC或pipelined ADC）之控制電路。
圖1為習知的導管式類比數位轉換器100，包含複數個串接的運算級110、末端類比數位轉換器120以及數位校正電路130。差動輸入訊號
Figure 02_image007
經過多級的比較、相減及放大等運算，最後由數位校正電路130對每一運算級110的輸出以及末端類比數位轉換器120的輸出進行校正後，產生數位碼 D，數位碼 D即差動輸入訊號
Figure 02_image007
經類比數位轉換後的結果。導管式類比數位轉換器100的動作原理為本技術領域具有通常知識者所熟知，故不再贅述。
圖2為圖1中任一個運算級110的功能方塊圖。運算級110包含子類比數位轉換器112、閂鎖電路114（亦可稱為存取電路（storage circuit））、編碼器116以及乘法數位類比轉換器（Multiplying Digital-to-Analog Converter, MDAC）118。子類比數位轉換器112包含複數個比較器（或量化器），該些比較器（或量化器）將差動輸入訊號
Figure 02_image007
與複數個預設電壓（
Figure 02_image009
至
Figure 02_image011
）比較。比較器（或量化器）的個數及預設電壓的個數（即n值）與導管式類比數位轉換器100的位元數有關。
因為比較器（或量化器）的結果無法長時間維持，所以子類比數位轉換器112的輸出端耦接閂鎖電路114，閂鎖電路114用來暫存比較器（或量化器）的結果（即子類比數位轉換器112的輸出值）。
編碼器116用來編碼比較器（或量化器）的結果，並產生數位訊號 b。乘法數位類比轉換器118於放大階段基於數位訊號 b來選擇參考電壓
Figure 02_image003
、參考電壓
Figure 02_image005
及/或電壓
Figure 02_image013
，電壓
Figure 02_image013
為參考電壓
Figure 02_image003
及參考電壓
Figure 02_image005
的共模電壓。乘法數位類比轉換器118在取樣階段對差動輸入訊號
Figure 02_image007
進行取樣，並且在放大階段對差動輸入訊號
Figure 02_image007
進行減法及乘法運算以輸出差動輸出訊號
Figure 02_image015
。差動輸出訊號
Figure 02_image015
成為下一個運算級110或末端類比數位轉換器120的差動輸入訊號。在某些情況下，乘法數位類比轉換器118只需要參考電壓
Figure 02_image003
及參考電壓
Figure 02_image005
，而不需要電壓
Figure 02_image013
。
然而，因為乘法數位類比轉換器118與子類比數位轉換器112之間至少存在閂鎖電路114（有時編碼器116可省略），所以子類比數位轉換器112的輸出值必須經過一些閘延遲（gate delay）才能到達乘法數位類比轉換器118。這些閘延遲使乘法數位類比轉換器118無法利用完整的放大階段，造成乘法數位類比轉換器118的運算放大器的耗電面積增加。
鑑於先前技術之不足，本案之一目的在於提供一種導管式類比數位轉換器之控制電路，以改善先前技術的不足。
本案揭露一種導管式類比數位轉換器之控制電路。導管式類比數位轉換器包含乘法數位類比轉換器，乘法數位類比轉換器包含電容。控制電路包含第一開關、第二開關、第三開關、第四開關、第五開關、第六開關、第一緩衝電路以及第二緩衝電路。第一開關耦接於電容之第一端與第一參考電壓之間。第二開關耦接於電容之第一端與第二參考電壓之間。第一緩衝電路具有第一輸入端及第一輸出端，其中第一輸出端耦接第一開關，而第一輸入端透過第三開關耦接第三參考電壓，或透過第五開關接收控制訊號。第二緩衝電路具有第二輸入端及第二輸出端，其中第二輸出端耦接第二開關，而第二輸入端透過第四開關耦接第四參考電壓，或透過第六開關接收控制訊號。第一參考電壓不等於第二參考電壓，且第一開關及第二開關不同時導通。
有關本案的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。
本案之揭露內容包含導管式類比數位轉換器之控制電路。由於本案之導管式類比數位轉換器之控制電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置實施例之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。
圖3為本案導管式類比數位轉換器中任一運算級的一實施例。運算級510包含子類比數位轉換器512、控制電路515以及乘法數位類比轉換器518。控制電路515耦接於子類比數位轉換器512與乘法數位類比轉換器518之間。子類比數位轉換器512的操作原理與圖2之子類比數位轉換器112相同，故不再贅述。乘法數位類比轉換器518的操作原理與乘法數位類比轉換器118相似，差別在於乘法數位類比轉換器518直接接收參考電壓 V R （參考電壓 V R 代表參考電壓
Figure 02_image003
、參考電壓
Figure 02_image005
及/或電壓
Figure 02_image013
），而非基於任何訊號來選擇參考電壓
Figure 02_image003
、參考電壓
Figure 02_image005
及/或電壓
Figure 02_image013
。
圖4為本案導管式類比數位轉換器中任一運算級的另一實施例。運算級610包含子類比數位轉換器512、控制電路515、編碼器516以及乘法數位類比轉換器518。控制電路515耦接於編碼器516與乘法數位類比轉換器518之間。編碼器516的操作原理與圖2的 編碼器116相同，故不再贅述。
圖5顯示圖3或圖4之乘法數位類比轉換器518的一實施例，可應用於1.5位元的導管式類比數位轉換器。乘法數位類比轉換器518依據兩個不重疊（non-overlapping）的時脈
Figure 02_image021
及
Figure 02_image023
（如圖6所示）操作在取樣階段或放大階段。假設電路在時脈的第一準位（可以是高準位或低準位）動作，則「不重疊」代表兩時脈不同時為第一準位。圖6的時間點t1與時間點t2之間及時間點t1’與時間點t2’之間為兩時脈的非重疊區間。「電路在時脈的第一準位動作」代表電路在該時脈為第一準位的期間是作用中的（active），例如，正操作於某個階段（例如下方所討論的取樣階段或放大階段）。
請參閱圖5。乘法數位類比轉換器518主要包含用來放大訊號的運算放大器650。運算放大器650的反相輸入端（負端）透過開關S4a耦接電容C0a及電容C1a，運算放大器650的非反相輸入端（正端）透過開關S4b耦接電容C0b及電容C1b。乘法數位類比轉換器518依據時脈
Figure 02_image021
及
Figure 02_image023
交替操作於取樣階段及放大階段。以下以運算放大器650的反相輸入端為例作說明。在取樣階段（時脈
Figure 02_image021
為第一準位（例如高準位）且時脈
Figure 02_image025
為第二準位（例如低準位）），開關S0a、S1a、S2a導通，並且開關S3a、S4a、S5a不導通，此階段電容C0a及C1a對訊號
Figure 02_image027
取樣。在放大階段（時脈
Figure 02_image029
為第一準位，且時脈
Figure 02_image031
為第二準位），開關S0a、S1a、S2a不導通，並且開關S3a、S4a、S5a導通，此階段電容C0a成為回授電容，且乘法數位類比轉換器518對輸入訊號
Figure 02_image007
進行減法及乘法運算並輸出差動輸出訊號
Figure 02_image015
（包含訊號
Figure 02_image033
及訊號
Figure 02_image035
）作為下一個運算級的輸入。本技術領域具有通常知識者可以根據以上的說明了解運算放大器650的非反相輸入端的操作原理，故不再贅述。圖5中的電壓
Figure 02_image037
通常為運算放大器650輸入端的共模電壓，而電壓
Figure 02_image039
及
Figure 02_image041
（兩者共同以圖3或圖4之參考電壓 V R 表示）可以選自圖3或圖4的參考電壓
Figure 02_image003
、參考電壓
Figure 02_image005
或電壓
Figure 02_image013
。
本技術領域具有通常知識者可以根據以上的說明知悉應用於更多位元（2.5位元以上）之導管式類比數位轉換器的乘法數位類比轉換器的操作原理，故不再贅述。
在圖3及圖4的實施例中，控制電路515根據時脈
Figure 02_image001
及脈衝PLS操作，時脈
Figure 02_image001
可以是圖6的時脈
Figure 02_image021
或時脈
Figure 02_image023
。控制電路515基於控制值（或控制訊號）Ctrl來選擇參考電壓
Figure 02_image003
、參考電壓
Figure 02_image005
及/或電壓
Figure 02_image013
作為參考電壓 V R （即，圖5之電壓
Figure 02_image039
為參考電壓
Figure 02_image003
、參考電壓
Figure 02_image005
及電壓
Figure 02_image013
的其中之一，且電壓
Figure 02_image041
為參考電壓
Figure 02_image003
、參考電壓
Figure 02_image005
及電壓
Figure 02_image013
的其中之一）。換言之，控制電路515根據控制值Ctrl輸出參考電壓
Figure 02_image003
、參考電壓
Figure 02_image005
及/或電壓
Figure 02_image013
給乘法數位類比轉換器518。在一些實施例中，乘法數位類比轉換器518不需要電壓
Figure 02_image013
，即，參考電壓 V R 可以包含參考電壓
Figure 02_image003
及/或參考電壓
Figure 02_image005
，但不包含電壓
Figure 02_image013
。
在圖3的實施例中，控制值Ctrl為子類比數位轉換器512的輸出值（即比較器（或量化器）的結果）。在圖4的實施例中，控制值Ctrl為編碼器516的輸出（即數位訊號 b）。
圖7為本案導管式類比數位轉換器之控制電路的一實施例的電路圖。圖3及圖4之控制電路515可以由圖7之控制電路700實作。控制電路700耦接電容Cx（即圖5之電容C1a或電容C1b），並且包含開關SW1、開關SW2、開關SW3、開關SW4、開關SW5、開關SW6、緩衝電路710及緩衝電路720。緩衝電路710的輸出端耦接開關SW1，且緩衝電路720的輸出端耦接開關SW2。
電容Cx的其中一端（即，非耦接運算放大器650的一端）透過開關SW1耦接參考電壓
Figure 02_image003
，以及透過開關SW2耦接參考電壓
Figure 02_image005
。開關SW1及開關SW2分別由第一開關控制訊號CS1及第二開關控制訊號CS2控制，而 第一開關控制訊號CS1及第二開關控制訊號CS2分別為緩衝電路710及緩衝電路720的輸出。緩衝電路710及緩衝電路720分別用來提升第一開關控制訊號CS1及第二開關控制訊號CS2的驅動能力。在一些實施例中，緩衝電路710及緩衝電路720各包含至少一個反相器（inverter）。
緩衝電路710的輸入端透過開關SW3耦接第一參考電壓，以及透過開關SW5耦接子類比數位轉換器512或編碼器516（即，透過開關SW5接收控制值Ctrl）。緩衝電路720的輸入端透過開關SW4耦接第二參考電壓，以及透過開關SW6耦接子類比數位轉換器512或編碼器516（即，透過開關SW6接收控制值Ctrl）。第一參考電壓等於或不等於第二參考電壓。開關SW3及開關SW4根據時脈
Figure 02_image001
導通或不導通，且當時脈
Figure 02_image001
為第一準位（例如高準位）時，乘法數位類比轉換器518操作於取樣階段。更明確地說，當時脈
Figure 02_image001
為第一準位時（即，當乘法數位類比轉換器518操作於取樣階段時），開關SW3及開關SW4導通，使得緩衝電路710的輸入端的電壓等於第一參考電壓，且緩衝電路720的輸入端的電壓等於第二參考電壓。因為緩衝電路710及緩衝電路720是用來提升第一開關控制訊號CS1及第二開關控制訊號CS2的驅動能力，所以當緩衝電路710及緩衝電路720的輸入端的電壓實質上為定值時（即，當開關SW3及開關SW4導通時），第一開關控制訊號CS1及第二開關控制訊號CS2維持在實質上固定的準位。在一些實施例中，當開關SW3導通時，開關SW1不導通，以及當開關SW4導通時，開關SW2不導通。
開關SW5及開關SW6受到脈衝PLS的控制同時導通或同時不導通。在一些實施例中，當脈衝PLS為第一準位（例如高準位）時，開關SW5及開關SW6導通，使得緩衝電路710的輸入端及緩衝電路720的輸入端接收控制值Ctrl。當緩衝電路710及緩衝電路720接收控制值Ctrl且開關SW3及開關SW4不導通時，第一開關控制訊號CS1及第二開關控制訊號CS2的準位取決於控制值Ctrl。在一些實施例中，當開關SW3及開關SW4不導通且開關SW5及開關SW6導通時，開關SW1及開關SW2不同時導通（即，電容Cx不同時耦接參考電壓
Figure 02_image003
及參考電壓
Figure 02_image005
）。
圖8顯示時脈
Figure 02_image001
及脈衝PLS的三個實施態樣（即，PLS_1、PLS_2與PLS_3）。當時脈
Figure 02_image001
為第一準位（例如高準位）時，開關SW3及開關SW4導通且開關SW1及開關SW2不導通；當時脈
Figure 02_image001
為第二準位（例如低準位）時，開關SW3及開關SW4不導通。對脈衝PLS_1、PLS_2與PLS_3來說，當脈衝PLS為第一準位（例如高準位）時，開關SW5及開關SW6導通；當脈衝PLS為第二準位（例如低準位）時，開關SW5及開關SW6不導通。如圖8所示，開關SW5及開關SW6在時脈
Figure 02_image001
的每個週期內導通
Figure 02_image043
、
Figure 02_image045
或
Figure 02_image047
的時間。
脈衝PLS_1、PLS_2與PLS_3的下降緣位於時脈
Figure 02_image001
的第二準位期間。脈衝PLS_1、PLS_2與PLS_3在子類比數位轉換器512的比較器（或量化器）被重置之前（即，控制值Ctrl變為預設值之前），由第一準位轉換為第二準位（即，開關SW5及開關SW6在控制值Ctrl變為預設值之前被控制為不導通）。在一些實施例中，脈衝PLS_1、PLS_2與PLS_3的下降緣不晚於時脈
Figure 02_image001
之第二準位的中間點（即，不晚於圖8之時間點T1）。
脈衝PLS_1的上升緣實質上對齊時脈
Figure 02_image001
的下降緣，脈衝PLS_2的上升緣略為領先時脈
Figure 02_image001
的下降緣（即，開關SW3、開關SW4、開關SW5與開關SW6同時導通一段時間），而脈衝PLS_3的上升緣略為落後時脈
Figure 02_image001
的下降緣（即，開關SW3與SW4不導通後開關SW5與SW6才導通）。
在一些實施例中，子類比數位轉換器512的比較器（或量化器）根據參考時脈（圖未示）啟動及重置，而脈衝PLS可以基於該參考時脈或時脈
Figure 02_image001
來產生。舉例來說，可以將參考時脈或時脈
Figure 02_image001
經過複數個閘延遲後來產生脈衝PLS的上升緣及/或下降緣。脈衝PLS的下降緣也可以是脈衝PLS的上升緣經過複數個閘延遲後得到。本技術領域具有通常知識者熟知利用閘延遲之技巧來達成上述之脈衝PLS的設計原則，故不再贅述。
在一些實施例中（如圖9a所示），開關SW1由P型金氧半場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor，以下簡稱PMOS）（M1）實作、開關SW2由N型金氧半場效電晶體（以下簡稱NMOS）（M2）實作、開關SW3由NMOS（M3）實作、開關SW4由PMOS（M4）實作、開關SW5由NMOS（M5）實作、開關SW6由NMOS（M6）實作、第一參考電壓為接地準位、第二參考電壓為電源電壓VDD（電源電壓VDD大於接地準位）、緩衝電路710包含奇數個反相器，以及緩衝電路720包含奇數個反相器。
在另一些實施例中（如圖9b所示），開關SW1（M1）及開關SW2（M7）為同類型之開關（例如，電晶體M1及M7同為PMOS）、緩衝電路710所包含之反相器的個數與緩衝電路720所包含之反相器的個數同為偶數，且第一參考電壓與第二參考電壓皆為電源電壓VDD。
請注意，上述的實施例僅用於示例，非用以限定本案。本技術領域具有通常知識者可以根據上揭內容調整或修飾圖7之元件、訊號及/或參數，所述之元件、訊號及/或參數包含但不限於：開關SW1~SW6的種類（PMOS、NMOS或其等效元件）、複數個電壓（第一參考電壓、第二參考電壓、參考電壓
Figure 02_image003
、參考電壓
Figure 02_image005
）的準位、時脈
Figure 02_image001
及脈衝PLS的準位及/或工作週期（duty cycle），以及緩衝電路710及720所包含之反相器的個數。
在圖7的實施例中，在開關SW5（或SW6）由導通變為不導通後，緩衝電路710（或720）的輸入端的電壓可以自然維持一段時間（視開關SW3（或SW4）的漏電流大小而定）。
圖10為本案導管式類比數位轉換器之控制電路的另一實施例的電路圖。控制電路800與控制電路700相似，差別在於控制電路800更包含回授路徑810。回授路徑810耦接於緩衝電路710的輸出端與緩衝電路710的輸入端之間，回授路徑810包含反相器815及開關SW7。反相器815的輸入端耦接緩衝電路710的輸出端，而反相器815的輸出端透過開關SW7耦接緩衝電路710的輸入端。開關SW7受脈衝PLS的反相訊號#PLS控制，更明確地說，當脈衝PLS為第一準位（即，開關SW5及開關SW6導通）時，開關SW7不導通（即，回授路徑810斷路），且當脈衝PLS為第二準位（即，開關SW5及開關SW6不導通）時，開關SW7導通。如此一來，在開關SW5由導通變為不導通後，回授路徑810上的反相器815可以幫助緩衝電路710的輸入端的電壓保持在定值。
請注意，在圖10的實施例中，緩衝電路710的輸入端的電壓與緩衝電路710的輸出端的電壓為反相。更明確地說，當緩衝電路710中的反相器的個數為奇數時，回授路徑810上的反相器的個數為奇數。然而，在其他的實施例中，當緩衝電路710中的反相器的個數為偶數時，回授路徑810上的反相器的個數為偶數。
在其他的實施例中，亦可實作另一回授電路耦接於緩衝電路720的輸出端與緩衝電路720的輸入端之間。
圖11為本案導管式類比數位轉換器之控制電路的另一實施例的電路圖。在一些實施例中，圖3及圖4之控制電路515由控制電路900與控制電路700的組合實作，或是由控制電路900與控制電路800的組合實作。控制電路900用來提供電壓
Figure 02_image013
給電容Cx，控制電路900包含緩衝電路910、緩衝電路920、傳輸閘930、開關SW8、開關SW9、開關SW10及開關SW11。
當時脈
Figure 02_image001
為第一準位時，開關SW8及開關SW9導通，此時緩衝電路910的輸入端的電壓及緩衝電路920的輸入端的電壓分別為第一參考電壓及第二參考電壓（第一參考電壓等於或不等於第二參考電壓），使得傳輸閘930不導通（即，電容Cx不接收電壓
Figure 02_image013
）。當時脈
Figure 02_image001
為第二準位且脈衝PLS為第一準位時，開關SW8及開關SW9不導通，且開關SW10及開關SW11導通，此時緩衝電路910的輸入端及緩衝電路920的輸入端接收控制值Ctrl。當時脈
Figure 02_image001
為第二準位且脈衝PLS為第二準位時，開關SW8、開關SW9、 開關SW10及開關SW11皆不導通，此時參考電壓 V R 等於或不等於電壓
Figure 02_image013
。
在一些實施例中，緩衝電路910及緩衝電路920由反相器實作，緩衝電路910中的反相器的個數為偶數，且緩衝電路920中的反相器的個數為奇數。如此一來，當控制值Ctrl為0（即，低準位）時，緩衝電路910的輸出端的電壓及緩衝電路920的輸出端的電壓分別為低準位及高準位，使得傳輸閘930導通（即，參考電壓 V R 等於電壓
Figure 02_image013
）。當控制值Ctrl為1（即，高準位）時，緩衝電路910的輸出端的電壓及緩衝電路920的輸出端的電壓分別為高準位及低準位，使得傳輸閘930不導通。
綜上所述，因為本案之控制電路減少訊號路徑上的閘延遲，所以可以快速地將控制值Ctrl（即，子類比數位轉換器512的輸出或編碼器516的輸出）提供給乘法數位類比轉換器518。因此，導管式類比數位轉換器的反應更為快速，且運算放大器的耗電面積得以減小。
請注意，前揭圖示中，元件之形狀、尺寸及比例僅為示意，係供本技術領域具有通常知識者瞭解本案之用，非用以限制本案。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:導管式類比數位轉換器 110,510,610:運算級 120:末端類比數位轉換器 130:數位校正電路 112,512:子類比數位轉換器 114:閂鎖電路 116,516:編碼器 118,518:乘法數位類比轉換器 515,700,800,900:控制電路 650:運算放大器 S0a,S1a,S2a,S3a,S4a,S5a,S0b,S1b,S2b,S3b,S4b,S5b,SW1,SW2,SW3,SW4,SW5,SW6,SW7,SW8,SW9,SW10,SW11:開關 C0a,C1a,C0b,C1b,Cx:電容
Figure 02_image017
,
Figure 02_image019
,
Figure 02_image001
:時脈 PLS,PLS_1,PLS_2,PLS_3:脈衝 Ctrl:控制值（控制訊號）
Figure 02_image003
,
Figure 02_image005
,Vref1,Vref2, V R :參考電壓
Figure 02_image049
:電壓 710,720,910,920:緩衝電路 CS1:第一開關控制訊號 CS2:第二開關控制訊號 M1,M2,M3,M4,M5,M6,M7:電晶體 810:回授路徑 815:反相器 930:傳輸閘
圖1為習知的導管式類比數位轉換器； 圖2為圖1中任一個運算級110的功能方塊圖； 圖3為本案導管式類比數位轉換器中任一運算級之一實施例的功能方塊圖； 圖4為本案導管式類比數位轉換器中任一運算級之另一實施例功能方塊圖； 圖5顯示圖3或圖4之乘法數位類比轉換器518的一實施例； 圖6顯示兩個不重疊的時脈
Figure 02_image017
及
Figure 02_image019
； 圖7為本案導管式類比數位轉換器之控制電路的一實施例的電路圖； 圖8顯示時脈
Figure 02_image001
及脈衝PLS的三個實施態樣； 圖9a及9b顯示圖7之控制電路的兩種實施例； 圖10為本案導管式類比數位轉換器之控制電路的另一實施例的電路圖；以及 圖11為本案導管式類比數位轉換器之控制電路的另一實施例的電路圖；
700:控制電路
Cx:電容
SW1,SW2,SW3,SW4,SW5,SW6:開關
Φ:時脈
PLS:脈衝
Ctrl:控制值(控制訊號)
VREF+,VREF-,Vref1,Vref2,V R :參考電壓
710,720:緩衝電路
CS1:第一開關控制訊號
CS2:第二開關控制訊號

Claims (10)

  1. 一種導管式類比數位轉換器之控制電路，該導管式類比數位轉換器包含一乘法數位類比轉換器，該乘法數位類比轉換器包含一電容，該控制電路包含：一第一開關，耦接於該電容之一第一端與一第一參考電壓之間；一第二開關，耦接於該電容之該第一端與一第二參考電壓之間；一第三開關；一第四開關；一第五開關；一第六開關；一第一緩衝電路，具有一第一輸入端及一第一輸出端，其中該第一輸出端耦接該第一開關，而該第一輸入端透過該第三開關耦接一第三參考電壓，或透過該第五開關接收一控制訊號；以及一第二緩衝電路，具有一第二輸入端及一第二輸出端，其中該第二輸出端耦接該第二開關，而該第二輸入端透過該第四開關耦接一第四參考電壓，或透過該第六開關接收該控制訊號；其中該第一參考電壓不等於該第二參考電壓，且該第一開關及該第二開關不同時導通；其中該導管式類比數位轉換器更包含一子類比數位轉換器或一編碼器，而該控制訊號係該子類比數位轉換器之一輸出值或該編碼器之一輸出。
  2. 如請求項1之控制電路，其中該乘法數位類比轉換器係於一時脈之一第一準位進行一取樣操作，該第三開關及該第四開關於該時脈之該第一準位導通，且該第一開關及該第二開關於該時脈之該第一準位不導通。
  3. 如請求項1之控制電路，其中該乘法數位類比轉換器係於一時脈之一第一準位進行一取樣操作，且該第五開關及該第六開關係於該時脈由該第一準位轉換至一第二準位之前導通。
  4. 如請求項1之控制電路，其中該乘法數位類比轉換器係於一時脈之一第一準位進行一取樣操作，且該第五開關及該第六開關係於該時脈由該第一準位轉換至一第二準位之後導通。
  5. 如請求項3或4之控制電路，其中該第五開關及該第六開關係於該控制訊號轉換準位之前由導通狀態變為不導通狀態。
  6. 如請求項1之控制電路，更包含：一傳輸閘，耦接該電容之該第一端，並接收一第五參考電壓；一第七開關；一第八開關；一第九開關；一第十開關；一第三緩衝電路，具有一第三輸入端及一第三輸出端，其中該第三輸出端耦接該傳輸閘，而該第三輸入端透過該第七開關耦接該第三參考電壓，或透過該第九開關接收該控制訊號；以及 一第四緩衝電路，具有一第四輸入端及一第四輸出端，其中該第四輸出端耦接該傳輸閘，而該第四輸入端透過該第八開關耦接該第四參考電壓，或透過該第十開關接收該控制訊號。
  7. 如請求項1或6之控制電路，更包含：一回授路徑，包含一反相器；其中，該反相器具有一輸入端及一輸出端，該輸入端耦接該第一緩衝電路之該第一輸出端，且該輸出端耦接該第一緩衝電路之該第一輸入端。
  8. 如請求項7之控制電路，其中當該第五開關或該第六開關導通時，該回授路徑係斷路。
  9. 如請求項1或6之控制電路，其中該第一開關係一P型金氧半場效電晶體，該第二開關係一N型金氧半場效電晶體，該第一緩衝電路包含至少一反相器，該第二緩衝電路包含至少一反相器，且該第四參考電壓大於該第三參考電壓。
  10. 如請求項1或6之控制電路，其中該第一開關及該第二開關係同類型的金氧半場效電晶體，該第一緩衝電路包含至少一反相器，該第二緩衝電路包含至少一反相器，且該第四參考電壓等於該第三參考電壓。
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