JP3056106B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3056106B2 JP3056106B2 JP9014224A JP1422497A JP3056106B2 JP 3056106 B2 JP3056106 B2 JP 3056106B2 JP 9014224 A JP9014224 A JP 9014224A JP 1422497 A JP1422497 A JP 1422497A JP 3056106 B2 JP3056106 B2 JP 3056106B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法を、図５
（Ａ）乃至図６（Ｅ）の工程断面図および図７のフロー
チャートに示す。
（Ａ）乃至図６（Ｅ）の工程断面図および図７のフロー
チャートに示す。
【０００３】先ず図５（Ａ）において、Ｎ+ 型シリコン
基板１上にドレイン層となるＮ型エピタキシャル層２を
形成する。次いで全面に熱酸化法により酸化膜を形成し
たのちパターンニングし膜厚約４００ｎｍのフィールド
酸化膜３を形成する。次いで全面にボロンを、エネルギ
ー７０ｋｅＶ、ドーズ量１０12ｃｍ-2の条件でイオン注
入してＰ型ウェル層を形成するためのＰ型領域４Ａを形
成する。この工程が図７の工程１７である。
基板１上にドレイン層となるＮ型エピタキシャル層２を
形成する。次いで全面に熱酸化法により酸化膜を形成し
たのちパターンニングし膜厚約４００ｎｍのフィールド
酸化膜３を形成する。次いで全面にボロンを、エネルギ
ー７０ｋｅＶ、ドーズ量１０12ｃｍ-2の条件でイオン注
入してＰ型ウェル層を形成するためのＰ型領域４Ａを形
成する。この工程が図７の工程１７である。
【０００４】次に図５（Ｂ）において、雰囲気Ｎ2 ＋１
％Ｏ2 中で、１１４０℃、１２０分間の熱処理を行っ
て、Ｐ型領域４Ａのボロンを熱拡散（ウェル押し込み）
して所定の深さである約３．３μｍの深さのＰ型ウエル
層４を形成する。この工程が図７の工程１８である。
％Ｏ2 中で、１１４０℃、１２０分間の熱処理を行っ
て、Ｐ型領域４Ａのボロンを熱拡散（ウェル押し込み）
して所定の深さである約３．３μｍの深さのＰ型ウエル
層４を形成する。この工程が図７の工程１８である。
【０００５】引き続いて、９５０℃の温度で、ドライＯ
2 ・１０分間＋スチーム・１５０分間の熱酸化処理を行
って、Ｐ型ウエル層４の表面に膜厚約２００ｎｍのシリ
コン酸化膜６を形成し、同様にシリコン基板１の裏面に
膜厚約２００ｎｍの裏面シリコン酸化膜５Ａを形成す
る。この工程が図７の工程１９である。
2 ・１０分間＋スチーム・１５０分間の熱酸化処理を行
って、Ｐ型ウエル層４の表面に膜厚約２００ｎｍのシリ
コン酸化膜６を形成し、同様にシリコン基板１の裏面に
膜厚約２００ｎｍの裏面シリコン酸化膜５Ａを形成す
る。この工程が図７の工程１９である。
【０００６】次に図５（Ｃ）において、表面をフォトリ
ソグラフィ法によりフィールド酸化膜３およびシリコン
酸化膜６をパターンニングして開孔部を設ける。この工
程において、最初にドライエッチングをウェハー表面の
みに行い、その後、ウエットエッチングをウェハー表面
および裏面に同時に行う。ドライエッチングでシリコン
酸化膜３，６の開孔部を途中までエッチングした後、ウ
エットエッチングで表面の開孔部内のシリコン酸化膜を
完全に除去し、裏面のシリコン酸化膜５Ａは膜厚が減少
したシリコン酸化膜５として残余する。このシリコン酸
化膜５が高不純物濃度のＮ+ 型シリコン基板１からの不
純物外方拡散を抑制するための膜となる。この工程が図
７の工程２０である。
ソグラフィ法によりフィールド酸化膜３およびシリコン
酸化膜６をパターンニングして開孔部を設ける。この工
程において、最初にドライエッチングをウェハー表面の
みに行い、その後、ウエットエッチングをウェハー表面
および裏面に同時に行う。ドライエッチングでシリコン
酸化膜３，６の開孔部を途中までエッチングした後、ウ
エットエッチングで表面の開孔部内のシリコン酸化膜を
完全に除去し、裏面のシリコン酸化膜５Ａは膜厚が減少
したシリコン酸化膜５として残余する。このシリコン酸
化膜５が高不純物濃度のＮ+ 型シリコン基板１からの不
純物外方拡散を抑制するための膜となる。この工程が図
７の工程２０である。
【０００７】次に図５（Ｄ）において、シリコンウェー
ハを窒素雰囲気中で熱処理炉へ導入する熱酸化法により
全面にシリコン酸化膜７Ａを形成したのち、ＣＶＤ法に
より高濃度不純物を含む多結晶シリコン膜８Ａを形成す
る。
ハを窒素雰囲気中で熱処理炉へ導入する熱酸化法により
全面にシリコン酸化膜７Ａを形成したのち、ＣＶＤ法に
より高濃度不純物を含む多結晶シリコン膜８Ａを形成す
る。
【０００８】すなわちシリコン酸化膜７Ａを形成する際
には、窒素雰囲気中で熱処理炉の中央部にウェハーを入
れてから、酸素雰囲気に切り替えて熱酸化膜を形成する
という基本的な熱酸化技術を用いる。この工程が図７の
工程２１である。
には、窒素雰囲気中で熱処理炉の中央部にウェハーを入
れてから、酸素雰囲気に切り替えて熱酸化膜を形成する
という基本的な熱酸化技術を用いる。この工程が図７の
工程２１である。
【０００９】次に図５（Ｅ）において、裏面の多結晶シ
リコン膜８Ａ、シリコン酸化膜５をエッチング除去し、
表面の多結晶シリコン８Ａおよびシリコン酸化膜７Ａを
パターニングしてゲート電極８およびゲート絶縁膜７を
形状形成する。この工程が図７の工程２２，２３であ
る。
リコン膜８Ａ、シリコン酸化膜５をエッチング除去し、
表面の多結晶シリコン８Ａおよびシリコン酸化膜７Ａを
パターニングしてゲート電極８およびゲート絶縁膜７を
形状形成する。この工程が図７の工程２２，２３であ
る。
【００１０】次に図６（Ａ）において、ゲート電極８を
マスクとし全面にボロンをイオン注入してＰ型ベース層
を形成するためのＰ型領域１０Ａを形成する。この工程
が図７の工程２４である。
マスクとし全面にボロンをイオン注入してＰ型ベース層
を形成するためのＰ型領域１０Ａを形成する。この工程
が図７の工程２４である。
【００１１】次に図６（Ｂ）において、雰囲気Ｎ2 ＋１
％Ｏ2 中で、１１４０℃、２１０分間の熱処理を行っ
て、Ｐ型領域１０Ａのボロンを熱拡散（ベース押し込
み）して所定の深さである約２．０μｍの深さのＰ型ベ
ース層１０を形成する。この工程が図７の工程２５であ
る。
％Ｏ2 中で、１１４０℃、２１０分間の熱処理を行っ
て、Ｐ型領域１０Ａのボロンを熱拡散（ベース押し込
み）して所定の深さである約２．０μｍの深さのＰ型ベ
ース層１０を形成する。この工程が図７の工程２５であ
る。
【００１２】次に図６（Ｃ）において、全面にフォトレ
ジスト膜を形成したのちパターンニングし、Ｐ型ベース
層１０の中央部上に開孔部を形成する。次いで全面にボ
ロンをイオン注入し、マスクとして用いたフォトレジス
ト膜を除去したのち熱処理を行い、Ｐ型ベース層１０の
表面にＰ+ 型バックゲート層１１を形成する。この工程
が図７の工程２６である。
ジスト膜を形成したのちパターンニングし、Ｐ型ベース
層１０の中央部上に開孔部を形成する。次いで全面にボ
ロンをイオン注入し、マスクとして用いたフォトレジス
ト膜を除去したのち熱処理を行い、Ｐ型ベース層１０の
表面にＰ+ 型バックゲート層１１を形成する。この工程
が図７の工程２６である。
【００１３】次に図６（Ｄ）において、全面にフォトレ
ジスト膜を形成したのちパターンニングし、Ｐ+ 型バッ
クゲート層１１の周辺部を含むＰ型ベース層１０の表面
に開孔部を形成する。次いで全面にリンをイオン注入
し、マスクとしてのフォトレジスト膜を除去したのち熱
処理を行い、Ｎ+ 型ソース層１２を形成する。次いでゲ
ート電極８表面を含む全面にＣＶＤ法によりＢＰＳＧ膜
等からなる層間絶縁膜１３を形成し、パターンニングし
てＰ+ 型バックゲート層１１及びＮ+ 型ソース層１２に
達する開孔部を形成する。この工程が図７の工程２７で
ある。
ジスト膜を形成したのちパターンニングし、Ｐ+ 型バッ
クゲート層１１の周辺部を含むＰ型ベース層１０の表面
に開孔部を形成する。次いで全面にリンをイオン注入
し、マスクとしてのフォトレジスト膜を除去したのち熱
処理を行い、Ｎ+ 型ソース層１２を形成する。次いでゲ
ート電極８表面を含む全面にＣＶＤ法によりＢＰＳＧ膜
等からなる層間絶縁膜１３を形成し、パターンニングし
てＰ+ 型バックゲート層１１及びＮ+ 型ソース層１２に
達する開孔部を形成する。この工程が図７の工程２７で
ある。
【００１４】次に図６（Ｅ）において、全面にアルミ膜
を堆積してソース電極１４を形成する。次いでソース電
極１４上にＰＳＧ膜からなる表面保護膜１５と、Ｎ+ 型
シリコン基板１の下面（裏面）にＴｉ−Ｎｉ−Ａｇ等か
らなるドレイン電極１６を形成して縦型トランジスタで
ある半導体装置を完成させる。この工程が図７の工程２
８である。
を堆積してソース電極１４を形成する。次いでソース電
極１４上にＰＳＧ膜からなる表面保護膜１５と、Ｎ+ 型
シリコン基板１の下面（裏面）にＴｉ−Ｎｉ−Ａｇ等か
らなるドレイン電極１６を形成して縦型トランジスタで
ある半導体装置を完成させる。この工程が図７の工程２
８である。
【００１５】
【発明が解決しようとする課題】上記従来技術における
１番の問題点は、Ｐ型ウェル層４は図７に示すウェル押
込み工程１８により形成し、Ｐ型ベース層１０は図７に
示すベース押込み工程２５により各々形成するため、製
造工程が複雑で長くかかることである。
１番の問題点は、Ｐ型ウェル層４は図７に示すウェル押
込み工程１８により形成し、Ｐ型ベース層１０は図７に
示すベース押込み工程２５により各々形成するため、製
造工程が複雑で長くかかることである。
【００１６】従来技術における次の問題点は、高濃度の
Ｎ+ 型シリコン基板１からの外方拡散を抑制する手段と
して、ドライエッチングとウェットエッチングの組み合
わせによる残膜として裏面酸化膜５を形成するため、残
膜の膜厚コントロールが困難となり、また製造工程も余
分にかかることである。
Ｎ+ 型シリコン基板１からの外方拡散を抑制する手段と
して、ドライエッチングとウェットエッチングの組み合
わせによる残膜として裏面酸化膜５を形成するため、残
膜の膜厚コントロールが困難となり、また製造工程も余
分にかかることである。
【００１７】また図７に示すゲート酸化膜形成、ゲート
多結晶シリコン膜形成工程２０のゲート酸化膜形成にお
いてシリコンウェーハを熱処理炉へ導入してから酸素雰
囲気中で昇温し熱酸化する方法があるが、この方法では
熱処理炉への導入途中での不純物の外方拡散抑制が不十
分であり、図７のゲート開孔部形成、ドライエッチン
グ、ウェットエッチング工程２０に示すドライエッチン
グを削減した場合、ゲート酸化膜の汚染により歩留が低
下することである。
多結晶シリコン膜形成工程２０のゲート酸化膜形成にお
いてシリコンウェーハを熱処理炉へ導入してから酸素雰
囲気中で昇温し熱酸化する方法があるが、この方法では
熱処理炉への導入途中での不純物の外方拡散抑制が不十
分であり、図７のゲート開孔部形成、ドライエッチン
グ、ウェットエッチング工程２０に示すドライエッチン
グを削減した場合、ゲート酸化膜の汚染により歩留が低
下することである。
【００１８】上述したこれら問題点により、製造工程が
複雑化して製造コストの上昇を招くとともに歩留も低下
する欠点がある。
複雑化して製造コストの上昇を招くとともに歩留も低下
する欠点がある。
【００１９】本発明の目的は、製造工程を簡略化して製
造コストの減少が図れる半導体装置の製造方法を提供す
ることにある。
造コストの減少が図れる半導体装置の製造方法を提供す
ることにある。
【００２０】
【課題を解決するための手段】本発明の特徴は、第１導
電型のエピタキシャル層の表面より第１の深さを有する
第１導電型とは逆導電型である第２導電型のウェル層及
び第２の深さを有する第２導電型のベース層を具備した
半導体装置を製造する方法において、ドレイン層となる
第１導電型高濃度半導体基板上に第１導電型の前記エピ
タキシャル層を形成したのち、第２導電型の前記ウェル
層を形成するための第２導電型不純物の第１のイオン注
入を前記エピタキシャル層の表面に選択的に施す工程
と、前記第１のイオン注入に対する押し込み拡散を省略
して、熱酸化処理を施すことにより前記第１の深さより
も浅いウェル中間層を形成し、該ウェル中間層の表面上
及び前記半導体基板の全裏面上に酸化膜を形成し、前記
酸化膜上に多結晶シリコン膜を形成したのち、この多結
晶シリコン膜と酸化膜とをパターンニングしゲート電極
とゲート酸化膜とを形成する工程と、第２導電型の前記
ベース層を形成するための第２導電型不純物の第２のイ
オン注入を、前記ゲート電極とゲート酸化膜をマスクと
し前記エピタキシャル層と前記ウェル中間層に選択的に
施す工程と、押し込み拡散を施すことにより、前記第２
のイオン注入による第２導電型不純物から前記第２の深
さのベース層を形成すると同時に、前記ウェル中間層か
ら前記第１の深さのウェル層を形成する工程と、前記ベ
ース層の中央部に第２導電型高濃度不純物層からなるバ
ックゲート層を形成する工程と、前記バックゲート層の
周辺部を含む前記ベース層表面に第１導電型高濃度不純
物層からなるソース層を形成する工程とを有する半導体
装置の製造方法にある。ここで、前記ゲート酸化膜とな
る前記酸化膜を形成する前に前記半導体基板の裏面の絶
縁膜を全て除去し、前記ゲート酸化膜となる前記酸化膜
を形成する際に同時に外方拡散防止用の裏面酸化膜を前
記半導体基板の裏面に形成することが好ましい。この際
に前記ウェル層を含む前記エピタキシャル層全面に前記
ゲート酸化膜となる前記酸化膜を形成する際に、導入以
前から酸素雰囲気とした熱処理炉にシリコンウェーハを
導入することがさらに好ましい。
電型のエピタキシャル層の表面より第１の深さを有する
第１導電型とは逆導電型である第２導電型のウェル層及
び第２の深さを有する第２導電型のベース層を具備した
半導体装置を製造する方法において、ドレイン層となる
第１導電型高濃度半導体基板上に第１導電型の前記エピ
タキシャル層を形成したのち、第２導電型の前記ウェル
層を形成するための第２導電型不純物の第１のイオン注
入を前記エピタキシャル層の表面に選択的に施す工程
と、前記第１のイオン注入に対する押し込み拡散を省略
して、熱酸化処理を施すことにより前記第１の深さより
も浅いウェル中間層を形成し、該ウェル中間層の表面上
及び前記半導体基板の全裏面上に酸化膜を形成し、前記
酸化膜上に多結晶シリコン膜を形成したのち、この多結
晶シリコン膜と酸化膜とをパターンニングしゲート電極
とゲート酸化膜とを形成する工程と、第２導電型の前記
ベース層を形成するための第２導電型不純物の第２のイ
オン注入を、前記ゲート電極とゲート酸化膜をマスクと
し前記エピタキシャル層と前記ウェル中間層に選択的に
施す工程と、押し込み拡散を施すことにより、前記第２
のイオン注入による第２導電型不純物から前記第２の深
さのベース層を形成すると同時に、前記ウェル中間層か
ら前記第１の深さのウェル層を形成する工程と、前記ベ
ース層の中央部に第２導電型高濃度不純物層からなるバ
ックゲート層を形成する工程と、前記バックゲート層の
周辺部を含む前記ベース層表面に第１導電型高濃度不純
物層からなるソース層を形成する工程とを有する半導体
装置の製造方法にある。ここで、前記ゲート酸化膜とな
る前記酸化膜を形成する前に前記半導体基板の裏面の絶
縁膜を全て除去し、前記ゲート酸化膜となる前記酸化膜
を形成する際に同時に外方拡散防止用の裏面酸化膜を前
記半導体基板の裏面に形成することが好ましい。この際
に前記ウェル層を含む前記エピタキシャル層全面に前記
ゲート酸化膜となる前記酸化膜を形成する際に、導入以
前から酸素雰囲気とした熱処理炉にシリコンウェーハを
導入することがさらに好ましい。
【００２１】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２２】本発明の実施の形態の縦型トランジスタの
製造方法を、図１（Ａ）乃至図２（Ｅ）の工程断面図お
よび図３のフローチャートに示す。
製造方法を、図１（Ａ）乃至図２（Ｅ）の工程断面図お
よび図３のフローチャートに示す。
【００２３】先ず図１（Ａ）において、Ｎ+ 型シリコン
基板１上にドレイン層となる１０15〜１０16ｃｍ-3程度
のＮ型エピタキシャル層２を形成する。次いで全面に熱
酸化法により膜厚約４００ｎｍのシリコン酸化膜を形成
したのちパターンニングしてフィールド酸化膜３を形成
する。次いで全面にボロンを、エネルギー７０ｋｅＶ、
ドーズ量１０12ｃｍ-2の条件でイオン注入してＰ型ウェ
ル層を形成するためのＰ型領域４Ａを形成する。この工
程が図３の工程１７である。
基板１上にドレイン層となる１０15〜１０16ｃｍ-3程度
のＮ型エピタキシャル層２を形成する。次いで全面に熱
酸化法により膜厚約４００ｎｍのシリコン酸化膜を形成
したのちパターンニングしてフィールド酸化膜３を形成
する。次いで全面にボロンを、エネルギー７０ｋｅＶ、
ドーズ量１０12ｃｍ-2の条件でイオン注入してＰ型ウェ
ル層を形成するためのＰ型領域４Ａを形成する。この工
程が図３の工程１７である。
【００２４】次に図１（Ｂ）において、従来技術のウェ
ル押込み工程を省略して、熱酸化処理を行う。この熱酸
化処理により、所定の深さのより浅い中間の深さ、例え
ば２．２μｍの深さのＰ型ウェル層４Ｂが形成され、こ
の中間の深さのＰ型ウェル層４Ｂ上に厚さ約２００ｎｍ
のシリコン酸化膜６が形成され、基板１の全裏面上にも
必然的に厚さ約２００ｎｍのシリコン酸化膜５Ａが形成
される。この工程が図３の工程１９である。
ル押込み工程を省略して、熱酸化処理を行う。この熱酸
化処理により、所定の深さのより浅い中間の深さ、例え
ば２．２μｍの深さのＰ型ウェル層４Ｂが形成され、こ
の中間の深さのＰ型ウェル層４Ｂ上に厚さ約２００ｎｍ
のシリコン酸化膜６が形成され、基板１の全裏面上にも
必然的に厚さ約２００ｎｍのシリコン酸化膜５Ａが形成
される。この工程が図３の工程１９である。
【００２５】次に図１（Ｃ）において、表面をフォトリ
ソグラフィ法によりフィールド酸化膜３およびシリコン
酸化膜６をパターンニングして開孔部を設ける。この工
程において裏面のシリコン酸化膜５Ａはウエットエッチ
ングにより全面除去する。この工程が図３の工程２０で
ある。
ソグラフィ法によりフィールド酸化膜３およびシリコン
酸化膜６をパターンニングして開孔部を設ける。この工
程において裏面のシリコン酸化膜５Ａはウエットエッチ
ングにより全面除去する。この工程が図３の工程２０で
ある。
【００２６】次に図１（Ｄ）において、シリコンウェー
ハを熱酸化法により、表面にゲート絶縁膜となる膜厚２
０〜５０ｎｍのシリコン酸化膜７Ａを、裏面の全面にも
同様に膜厚２０〜５０ｎｍの外方拡散抑制膜としてのシ
リコン酸化膜９を同時に形成する。このようにシリコン
酸化膜９は、膜厚の制御性を重要視するゲート絶縁膜と
同時に形成され、かつその後の外方拡散制御まで膜厚を
減少させるエッチング工程がないから、所定の膜厚によ
る所定の外方拡散制御が可能になり、均一化された歩留
まりの良い製品となる。
ハを熱酸化法により、表面にゲート絶縁膜となる膜厚２
０〜５０ｎｍのシリコン酸化膜７Ａを、裏面の全面にも
同様に膜厚２０〜５０ｎｍの外方拡散抑制膜としてのシ
リコン酸化膜９を同時に形成する。このようにシリコン
酸化膜９は、膜厚の制御性を重要視するゲート絶縁膜と
同時に形成され、かつその後の外方拡散制御まで膜厚を
減少させるエッチング工程がないから、所定の膜厚によ
る所定の外方拡散制御が可能になり、均一化された歩留
まりの良い製品となる。
【００２７】その後、ＣＶＤ法により１０18〜１０19ｃ
ｍ-3の高濃度不純物を含む多結晶シリコン膜８Ａを表裏
のシリコン酸化膜上にそれぞれ形成する。
ｍ-3の高濃度不純物を含む多結晶シリコン膜８Ａを表裏
のシリコン酸化膜上にそれぞれ形成する。
【００２８】本発明ではシリコン酸化膜７Ａ，９を形成
するに際して、高不純物濃度のＮ+型シリコン基板１か
らの外方拡散を完全に防止するため、導入以前から酸素
雰囲気とした熱処理炉にシリコンウェーハを導入する熱
酸化法により、上記したように全面に厚さ２０〜５０ｎ
ｍの酸化膜７Ａ，９を形成する。
するに際して、高不純物濃度のＮ+型シリコン基板１か
らの外方拡散を完全に防止するため、導入以前から酸素
雰囲気とした熱処理炉にシリコンウェーハを導入する熱
酸化法により、上記したように全面に厚さ２０〜５０ｎ
ｍの酸化膜７Ａ，９を形成する。
【００２９】従来技術で説明したように熱酸化技術の基
本は、窒素雰囲気中で熱処理炉の中央部にウェハーを入
れてから、酸素雰囲気に切り替えて熱酸化膜を形成する
のであるが、特に本実施の形態では、高濃度基板の裏面
の絶縁膜（シリコン酸化膜５Ａ）を全て除去してあるか
ら、ウェーハ導入時から酸素雰囲気にしてこの導入時に
おける外方拡散の抑制も考慮する必要がある。すなわ
ち、このようにウェーハ導入時から酸素雰囲気にする方
法を用いるから、その前に裏面のシリコン酸化５Ａを全
面除去することが可能になる。この工程が図３の工程２
１である。
本は、窒素雰囲気中で熱処理炉の中央部にウェハーを入
れてから、酸素雰囲気に切り替えて熱酸化膜を形成する
のであるが、特に本実施の形態では、高濃度基板の裏面
の絶縁膜（シリコン酸化膜５Ａ）を全て除去してあるか
ら、ウェーハ導入時から酸素雰囲気にしてこの導入時に
おける外方拡散の抑制も考慮する必要がある。すなわ
ち、このようにウェーハ導入時から酸素雰囲気にする方
法を用いるから、その前に裏面のシリコン酸化５Ａを全
面除去することが可能になる。この工程が図３の工程２
１である。
【００３０】次に図１（Ｅ）において、裏面の多結晶シ
リコン膜８Ａ、シリコン酸化膜９をエッチング除去し、
表面の多結晶シリコン８Ａおよびシリコン酸化膜７Ａを
パターニングしてゲート電極８およびゲート絶縁膜７を
形状形成する。この工程が図３の工程２２,２３であ
る。
リコン膜８Ａ、シリコン酸化膜９をエッチング除去し、
表面の多結晶シリコン８Ａおよびシリコン酸化膜７Ａを
パターニングしてゲート電極８およびゲート絶縁膜７を
形状形成する。この工程が図３の工程２２,２３であ
る。
【００３１】次に図２（Ａ）において、ゲート電極８を
マスクとし全面にボロンを１０13〜１０14ｃｍ-2イオン
注入してＰ型ベース層を形成するためのＰ型領域１０Ａ
を形成する。この工程が図３の工程２４である。
マスクとし全面にボロンを１０13〜１０14ｃｍ-2イオン
注入してＰ型ベース層を形成するためのＰ型領域１０Ａ
を形成する。この工程が図３の工程２４である。
【００３２】次に図２（Ｂ）において、熱処理を行いＰ
型ウェル層４とＰ型ベース層１０を一括して同時にそれ
ぞれが所定の深さになるように形成する。この工程が図
３の工程２５である。
型ウェル層４とＰ型ベース層１０を一括して同時にそれ
ぞれが所定の深さになるように形成する。この工程が図
３の工程２５である。
【００３３】次に図２（Ｃ）において、全面にフォトレ
ジスト膜を形成したのちパターンニングし、Ｐ型ベース
層１０の中央部上に開孔部を形成する。次いで全面にボ
ロンを１０15ｃｍ-2程度イオン注入し、マスクとして用
いたフォトレジスト膜を除去したのち熱処理を行い、Ｐ
型ベース層１０の表面にＰ+ 型バックゲート層１１を形
成する。この工程が図３の工程２６である。
ジスト膜を形成したのちパターンニングし、Ｐ型ベース
層１０の中央部上に開孔部を形成する。次いで全面にボ
ロンを１０15ｃｍ-2程度イオン注入し、マスクとして用
いたフォトレジスト膜を除去したのち熱処理を行い、Ｐ
型ベース層１０の表面にＰ+ 型バックゲート層１１を形
成する。この工程が図３の工程２６である。
【００３４】次に図２（Ｄ）において、全面にフォトレ
ジスト膜を形成したのちパターンニングし、Ｐ+ 型バッ
クゲート層１１の周辺部を含むＰ型ベース層１０の表面
に開孔部を形成する。次いで全面にリンを１０16ｃｍ-2
程度イオン注入し、マスクとしてのフォトレジスト膜を
除去したのち熱処理を行いＮ+ 型ソース層１２を形成す
る。次いでゲート電極８表面を含む全面にＣＶＤ法によ
りＢＰＳＧ膜等からなる層間絶縁膜１３を形成し、パタ
ーンニングしてＰ+ 型バックゲート層１１及びＮ+ 型ソ
ース層１２に達する開孔部を形成する。この工程が図３
の工程２７である。
ジスト膜を形成したのちパターンニングし、Ｐ+ 型バッ
クゲート層１１の周辺部を含むＰ型ベース層１０の表面
に開孔部を形成する。次いで全面にリンを１０16ｃｍ-2
程度イオン注入し、マスクとしてのフォトレジスト膜を
除去したのち熱処理を行いＮ+ 型ソース層１２を形成す
る。次いでゲート電極８表面を含む全面にＣＶＤ法によ
りＢＰＳＧ膜等からなる層間絶縁膜１３を形成し、パタ
ーンニングしてＰ+ 型バックゲート層１１及びＮ+ 型ソ
ース層１２に達する開孔部を形成する。この工程が図３
の工程２７である。
【００３５】次に図２（Ｅ）において、全面に厚さ２〜
５μｍのアルミ膜を堆積してソース電極１４を形成す
る。次いでソース電極１４上にＰＳＧ膜からなる表面保
護膜１５と、Ｎ＋型シリコン基板１の下面にＴｉ−Ｎｉ
−Ａｇ等からなるドレイン電極１６を形成して半導体装
置を完成させる。この工程が図３の工程２８である。
５μｍのアルミ膜を堆積してソース電極１４を形成す
る。次いでソース電極１４上にＰＳＧ膜からなる表面保
護膜１５と、Ｎ＋型シリコン基板１の下面にＴｉ−Ｎｉ
−Ａｇ等からなるドレイン電極１６を形成して半導体装
置を完成させる。この工程が図３の工程２８である。
【００３６】このように構成された本実施の形態の製造
方法によれば、ウェル酸化工程１９にてＰ型ウェル層を
所定の深さより浅い中間深さまで形成したのち、ベース
押込み工程２５にてＰ型ウェル層４とＰ型ベース層１０
を一括して所定の深さまで形成するため、製造工程の簡
略化による製造コストの減少が図れる。
方法によれば、ウェル酸化工程１９にてＰ型ウェル層を
所定の深さより浅い中間深さまで形成したのち、ベース
押込み工程２５にてＰ型ウェル層４とＰ型ベース層１０
を一括して所定の深さまで形成するため、製造工程の簡
略化による製造コストの減少が図れる。
【００３７】さらに、ゲート酸化膜の形成において、シ
リコンウェーハを熱処理炉へ導入する際に、導入以前か
ら酸素雰囲気にする熱酸化法とすることにより、高不純
物濃度のＮ+ 型シリコン基板１からの外方拡散を完全に
防止してゲート酸化膜を形成することが出来るため品質
の向上を図ることができる。
リコンウェーハを熱処理炉へ導入する際に、導入以前か
ら酸素雰囲気にする熱酸化法とすることにより、高不純
物濃度のＮ+ 型シリコン基板１からの外方拡散を完全に
防止してゲート酸化膜を形成することが出来るため品質
の向上を図ることができる。
【００３８】また外方拡散防止用裏面酸化膜はゲート酸
化膜と同時に形成するから、表面の開孔部形成のための
ドライエッチング、ウェットエッチングの条件に影響さ
れないで、膜厚が制御された膜となり、品質が安定す
る。
化膜と同時に形成するから、表面の開孔部形成のための
ドライエッチング、ウェットエッチングの条件に影響さ
れないで、膜厚が制御された膜となり、品質が安定す
る。
【００３９】尚、上記実施の形態においては、ドレイン
層をＮ型の場合について説明したが、Ｐ型であってもよ
いことは勿論である。
層をＮ型の場合について説明したが、Ｐ型であってもよ
いことは勿論である。
【００４０】
【発明の効果】本発明の効果は、ウェル押込み工程の削
減ができることである。これにより、従来の技術に比べ
１０％の製造コストの減少が図れる効果を有する。その
理由は、ウェル酸化工程にてＰ型ウェル層を所定の深さ
より浅い中間深さまで形成したのち、ベース押込み工程
にてＰ型ウェル層とＰ型ベース層を一括して所定の深さ
まで形成するためである。
減ができることである。これにより、従来の技術に比べ
１０％の製造コストの減少が図れる効果を有する。その
理由は、ウェル酸化工程にてＰ型ウェル層を所定の深さ
より浅い中間深さまで形成したのち、ベース押込み工程
にてＰ型ウェル層とＰ型ベース層を一括して所定の深さ
まで形成するためである。
【００４１】さらに、ゲート酸化膜の形成の前に基板裏
面上の絶縁膜を全部除去し、外方拡散防止用裏面酸化膜
はゲート酸化膜と同時に形成するから膜厚が制御された
膜となり品質が安定する。
面上の絶縁膜を全部除去し、外方拡散防止用裏面酸化膜
はゲート酸化膜と同時に形成するから膜厚が制御された
膜となり品質が安定する。
【００４２】そしてこの際に、シリコンウェーハを熱処
理炉へ導入する時に、導入以前から酸素雰囲気にする熱
酸化法とすることにより、高不純物濃度のＮ+ 型シリコ
ン基板からの外方拡散を完全に防止して汚染を防止して
ゲート酸化膜を形成することができる。
理炉へ導入する時に、導入以前から酸素雰囲気にする熱
酸化法とすることにより、高不純物濃度のＮ+ 型シリコ
ン基板からの外方拡散を完全に防止して汚染を防止して
ゲート酸化膜を形成することができる。
【００４３】これらによる効果を図４に示す。図４にお
いて、横軸は本発明の実施の形態の製造方法と従来の半
導体装置の製造方法の別を示し、縦軸はウェーハ１枚当
たりの歩留を示す。この図から明らかなように、従来の
半導体装置の製造方法においては９０％の歩留であるの
に対し、本発明の一実施の形態の製造方法では９５％の
歩留となっており、歩留の低下が抑えられている。
いて、横軸は本発明の実施の形態の製造方法と従来の半
導体装置の製造方法の別を示し、縦軸はウェーハ１枚当
たりの歩留を示す。この図から明らかなように、従来の
半導体装置の製造方法においては９０％の歩留であるの
に対し、本発明の一実施の形態の製造方法では９５％の
歩留となっており、歩留の低下が抑えられている。
【図１】本発明の実施の形態の製造方法を工程順に示し
た断面図である。
た断面図である。
【図２】図１の続きの工程を順に示した断面図である。
【図３】本発明の実施の形態の製造方法を工程順に示し
たフローチャートである。
たフローチャートである。
【図４】本発明の実施の形態による効果を従来技術と比
較して示した図である。
較して示した図である。
【図５】従来技術の製造方法を工程順に示した断面図で
ある。
ある。
【図６】図５の続きの工程を順に示した断面図である。
【図７】従来技術の製造方法を工程順に示したフローチ
ャートである。
ャートである。
１ Ｎ+ 型シリコン基板 ２ Ｎ型エピタキシャル層 ３ フィールド酸化膜 ４ Ｐ型ウェル層 ４Ａ Ｐ型ウエル層を形成するためのＰ型領域 ４Ｂ 中間の深さのＰ型領域 ５ 外方拡散抑制用のシリコン酸化膜 ５Ａ 裏面に形成されたシリコン酸化膜 ６ 表面に形成されたシリコン酸化膜 ７ ゲート酸化膜 ７Ａ ゲート酸化膜を形成するシリコン酸化膜 ８ ゲート電極 ８Ａ 多結晶シリコン膜 ９ 外方拡散抑制用のシリコン酸化膜 １０ Ｐ型ベース層 １０Ａ Ｐ型ベース層を形成するためのＰ型領域 １１ Ｐ+ 型バックゲート層 １２ Ｎ+ 型ソース層 １３ 層間絶縁膜 １４ ソース電極 １５ 表面保護膜 １６ ドレイン電極 １７〜２８ 各工程
Claims (3)
- 【請求項１】 第１導電型のエピタキシャル層の表面よ
り第１の深さを有する第１導電型とは逆導電型である第
２導電型のウェル層及び第２の深さを有する第２導電型
のベース層を具備した半導体装置を製造する方法におい
て、 ドレイン層となる第１導電型高濃度半導体基板上に第１
導電型の前記エピタキシャル層を形成したのち、第２導
電型の前記ウェル層を形成するための第２導電型不純物
の第１のイオン注入を前記エピタキシャル層の表面に選
択的に施す工程と、前記第１のイオン注入に対する押し
込み拡散を省略して、熱酸化処理を施すことにより前記
第１の深さよりも浅いウェル中間層を形成し、該ウェル
中間層の表面上及び前記半導体基板の全裏面上に酸化膜
を形成し、前記酸化膜上に多結晶シリコン膜を形成した
のち、この多結晶シリコン膜と酸化膜とをパターンニン
グしゲート電極とゲート酸化膜とを形成する工程と、第
２導電型の前記ベース層を形成するための第２導電型不
純物の第２のイオン注入を、前記ゲート電極とゲート酸
化膜をマスクとし前記エピタキシャル層と前記ウェル中
間層に選択的に施す工程と、押し込み拡散を施すことに
より、前記第２のイオン注入による第２導電型不純物か
ら前記第２の深さのベース層を形成すると同時に、前記
ウェル中間層から前記第１の深さのウェル層を形成する
工程と、前記ベース層の中央部に第２導電型高濃度不純
物層からなるバックゲート層を形成する工程と、前記バ
ックゲート層の周辺部を含む前記ベース層表面に第１導
電型高濃度不純物層からなるソース層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート酸化膜となる前記酸化膜を形
成する前に前記半導体基板の裏面の絶縁膜を全て除去
し、前記ゲート酸化膜となる前記酸化膜を形成する際に
同時に外方拡散防止用の裏面酸化膜を前記半導体基板の
裏面に形成することを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記ウェル層を含む前記エピタキシャル
層全面に前記ゲート酸化膜となる前記酸化膜を形成する
際に、導入以前から酸素雰囲気とした熱処理炉にシリコ
ンウェーハを導入することを特徴とする請求項１または
請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9014224A JP3056106B2 (ja) | 1997-01-28 | 1997-01-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9014224A JP3056106B2 (ja) | 1997-01-28 | 1997-01-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214963A JPH10214963A (ja) | 1998-08-11 |
| JP3056106B2 true JP3056106B2 (ja) | 2000-06-26 |
Family
ID=11855106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9014224A Expired - Fee Related JP3056106B2 (ja) | 1997-01-28 | 1997-01-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3056106B2 (ja) |
-
1997
- 1997-01-28 JP JP9014224A patent/JP3056106B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10214963A (ja) | 1998-08-11 |
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