JPH07169712A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
(57)【要約】
【目的】 ＭＯＳのような２つの電極構造を有する半導
体素子に対し、同一の電極構造を提供することである。 【構成】 半導体基板上に、ゲート酸化物の第１層２
０，２２とポリシリコンの第２層２４とアンドープのＷ
Ｓｉ2の第３層２６とマスク材料の第４層２８を形成す
る。これらの層をパターン化して、基板表面に離間した
ゲート電極構造体３０，４０を形成する。この全表面を
マスク層４２でカバーし、第４層の表面を露出する程度
の厚さまでエッチングで除去し、このマスク層４２は半
導体の残りの部分をカバーするようにする。各ゲート構
造体３０，４０の第４層をエッチングで除去し、第３層
の表面を露出する。第１ゲート構造体３０の露出ＷＳｉ
2層をマスク層でカバーし、第１導電型イオンを第２ゲ
ート構造４０のＷＳｉ2層に注入する。次に、第２導電
型イオンを第２構造体４０をカバーしながら第１構造体
３０のＷＳｉ2層内にイオンを注入する。
体素子に対し、同一の電極構造を提供することである。 【構成】 半導体基板上に、ゲート酸化物の第１層２
０，２２とポリシリコンの第２層２４とアンドープのＷ
Ｓｉ2の第３層２６とマスク材料の第４層２８を形成す
る。これらの層をパターン化して、基板表面に離間した
ゲート電極構造体３０，４０を形成する。この全表面を
マスク層４２でカバーし、第４層の表面を露出する程度
の厚さまでエッチングで除去し、このマスク層４２は半
導体の残りの部分をカバーするようにする。各ゲート構
造体３０，４０の第４層をエッチングで除去し、第３層
の表面を露出する。第１ゲート構造体３０の露出ＷＳｉ
2層をマスク層でカバーし、第１導電型イオンを第２ゲ
ート構造４０のＷＳｉ2層に注入する。次に、第２導電
型イオンを第２構造体４０をカバーしながら第１構造体
３０のＷＳｉ2層内にイオンを注入する。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
関し、特に、ドープしたケイ化タングステン（ＷＳ
ｉ2）を含む層を有する電極の形成方法に関する。
関し、特に、ドープしたケイ化タングステン（ＷＳ
ｉ2）を含む層を有する電極の形成方法に関する。
【０００２】
【従来の技術】様々なタイプの半導体素子、例えば、Ｍ
ＯＳ素子はポリシリコンの層からなる電極を有してい
る。これらの層はＮ型の不純物、あるいは、Ｐ型の不純
物をドープしている。これらのドーパントはポリシリコ
ンの導電性を極めて増加させる。従来の電極の形成方法
としては、ポリシリコンの連続層を形成し、第２部分を
マスクして、あるタイプの不純物をその層の第１部分に
注入する。その後、この第２部分のマスクを外して、他
のタイプの不純物イオンを、第１部分をマスクしながら
第２部分に注入するというものである。
ＯＳ素子はポリシリコンの層からなる電極を有してい
る。これらの層はＮ型の不純物、あるいは、Ｐ型の不純
物をドープしている。これらのドーパントはポリシリコ
ンの導電性を極めて増加させる。従来の電極の形成方法
としては、ポリシリコンの連続層を形成し、第２部分を
マスクして、あるタイプの不純物をその層の第１部分に
注入する。その後、この第２部分のマスクを外して、他
のタイプの不純物イオンを、第１部分をマスクしながら
第２部分に注入するというものである。
【０００３】このプロセスの問題点は、特に、薄い酸化
物層（半導体基板の表面に形成される）の上のゲート電
極の形成の際に、ポリシリコンの層に完全にドーピング
し、一方、注入されたイオンがその下のゲート酸化物層
に入らないように制御することが難しい点である。
物層（半導体基板の表面に形成される）の上のゲート電
極の形成の際に、ポリシリコンの層に完全にドーピング
し、一方、注入されたイオンがその下のゲート酸化物層
に入らないように制御することが難しい点である。
【０００４】この問題の解決方法は、ポリシリコン層を
カバーするケイ化タングステン（ＷＳｉ2）の層を形成
し、様々なイオンをＷＳｉ2層の異なる部分に選択的に
注入することである。このＷＳｉ2は注入されたイオン
に対し、有効なバリアとして機能し、高エネルギーと高
イオン濃度にして、大量のイオンをＷＳｉ2層に短期間
で注入することができ、その結果、イオンはＷＳｉ2の
層とポリシリコンの層を貫通して、その下のゲート酸化
物層には到達しないようにすることである。このイオン
注入プロセスの後、半導体素子をアニールし、不純物を
ＷＳｉ2層の各部に拡散し、さらに、その下のポリシリ
コンの層に拡散して、異なったタイプでドープされたポ
リシリコンの部分を形成する。このようなアニールを注
意深く制御することにより、ポリシリコンの各部に特有
のドーピングが形成され、ドーパントがゲート酸化物層
に入らないようにできる。
カバーするケイ化タングステン（ＷＳｉ2）の層を形成
し、様々なイオンをＷＳｉ2層の異なる部分に選択的に
注入することである。このＷＳｉ2は注入されたイオン
に対し、有効なバリアとして機能し、高エネルギーと高
イオン濃度にして、大量のイオンをＷＳｉ2層に短期間
で注入することができ、その結果、イオンはＷＳｉ2の
層とポリシリコンの層を貫通して、その下のゲート酸化
物層には到達しないようにすることである。このイオン
注入プロセスの後、半導体素子をアニールし、不純物を
ＷＳｉ2層の各部に拡散し、さらに、その下のポリシリ
コンの層に拡散して、異なったタイプでドープされたポ
リシリコンの部分を形成する。このようなアニールを注
意深く制御することにより、ポリシリコンの各部に特有
のドーピングが形成され、ドーパントがゲート酸化物層
に入らないようにできる。
【０００５】上記したように、ＷＳｉ2層へのイオン注
入は様々なマスク層を用いて選択的に行われ、その結
果、ＷＳｉ2の連続層の異なる部分は異なったタイプ
（導電型）でドーピングされる。その後、このドーピン
グマスク層を取り除き、新たなマスク層を付加して、そ
れをパターン化して、イオン注入のプロセスの間ドーピ
ングされないようなＷＳｉ2層のこれらの部分を露出す
る。この新たなマスクをその後ＷＳｉ2層の露出したア
ンドープ領域を選択的にエッチング除去するプロセスに
おいて、エッチングマスクとして用いる。その後、この
ようにして、パターン化されたＷＳｉ2層をその下のポ
リシリコン層を選択的にパターン化するためのエッチン
グマスクとして用いる。そして、次に、このパターン化
されたポリシリコン層はその下のゲート酸化物を選択的
にパターン化するためのエッチングマスクとして用いら
れる。このようにして得られたパターン化構造体は、半
導体基板内に形成されるＭＯＳ素子のゲート電極構造体
となる。
入は様々なマスク層を用いて選択的に行われ、その結
果、ＷＳｉ2の連続層の異なる部分は異なったタイプ
（導電型）でドーピングされる。その後、このドーピン
グマスク層を取り除き、新たなマスク層を付加して、そ
れをパターン化して、イオン注入のプロセスの間ドーピ
ングされないようなＷＳｉ2層のこれらの部分を露出す
る。この新たなマスクをその後ＷＳｉ2層の露出したア
ンドープ領域を選択的にエッチング除去するプロセスに
おいて、エッチングマスクとして用いる。その後、この
ようにして、パターン化されたＷＳｉ2層をその下のポ
リシリコン層を選択的にパターン化するためのエッチン
グマスクとして用いる。そして、次に、このパターン化
されたポリシリコン層はその下のゲート酸化物を選択的
にパターン化するためのエッチングマスクとして用いら
れる。このようにして得られたパターン化構造体は、半
導体基板内に形成されるＭＯＳ素子のゲート電極構造体
となる。
【０００６】しかし、他の問題も存在する。上記のＷＳ
ｉ2層の選択的パターン化の前に、ゲート電極構造の２
つのグループ（一方はＮ型導電性、他方はＰ型導電性）
を形成するために、異なる導電型のドーパントでもっ
て、これらの層の異なる部分をドーピングする。このよ
うなパターン化プロセスの間、すなわち、開口がＷＳｉ
2層に形成される間、この開口の側面は、前にドープさ
れたＷＳｉ2層の一部を露出させる。ＷＳｉ2層のエッチ
ング特性は、そのドーピングの関数である。すなわち、
Ｐ型にドープされたＷＳｉ2は、Ｎ型にドープされたＷ
Ｓｉ2に対し、異なるエッチング特性を有する。従っ
て、エッチングパラメータが一方のタイプにドープされ
たＷＳｉ2に対し、最適なエッチング（最低のライン幅
と側表面の形状の観点から）を与えるとすると、他のタ
イプのドーピングされたＷＳｉ2にとっては最適ではな
くなる。その結果、ＭＯＳの素子の一方は、最適な構造
とはならなくなり、そのため半導体素子の品質を劣化す
る。
ｉ2層の選択的パターン化の前に、ゲート電極構造の２
つのグループ（一方はＮ型導電性、他方はＰ型導電性）
を形成するために、異なる導電型のドーパントでもっ
て、これらの層の異なる部分をドーピングする。このよ
うなパターン化プロセスの間、すなわち、開口がＷＳｉ
2層に形成される間、この開口の側面は、前にドープさ
れたＷＳｉ2層の一部を露出させる。ＷＳｉ2層のエッチ
ング特性は、そのドーピングの関数である。すなわち、
Ｐ型にドープされたＷＳｉ2は、Ｎ型にドープされたＷ
Ｓｉ2に対し、異なるエッチング特性を有する。従っ
て、エッチングパラメータが一方のタイプにドープされ
たＷＳｉ2に対し、最適なエッチング（最低のライン幅
と側表面の形状の観点から）を与えるとすると、他のタ
イプのドーピングされたＷＳｉ2にとっては最適ではな
くなる。その結果、ＭＯＳの素子の一方は、最適な構造
とはならなくなり、そのため半導体素子の品質を劣化す
る。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、ゲート電極構造の良好な形成方法を提供することで
あり、特に、ＭＯＳのような２つの電極構造を有する半
導体素子に対し、同一の電極構造を提供することであ
る。
は、ゲート電極構造の良好な形成方法を提供することで
あり、特に、ＭＯＳのような２つの電極構造を有する半
導体素子に対し、同一の電極構造を提供することであ
る。
【０００８】
【課題を解決するための手段】本発明によれば、半導体
基板がまず形成され、その表面の上に連続的な層として
ゲート酸化物の第１層とポリシリコンの第２層とＷＳｉ
2の第３層とマスク材料（二酸化シリコンまたは窒化シ
リコンのいずれか）の第４層が形成される。このＷＳｉ
2層はアンドープで、まず、ＷＳｉ2層をドープせずに連
続する層を公知の自己整合パターンプロセスによりパタ
ーン化して、基板表面に離間したゲート電極構造体を形
成する。各ゲート電極構造体は４層からなり、ゲート電
極構造体の間の基板表面は露出される。
基板がまず形成され、その表面の上に連続的な層として
ゲート酸化物の第１層とポリシリコンの第２層とＷＳｉ
2の第３層とマスク材料（二酸化シリコンまたは窒化シ
リコンのいずれか）の第４層が形成される。このＷＳｉ
2層はアンドープで、まず、ＷＳｉ2層をドープせずに連
続する層を公知の自己整合パターンプロセスによりパタ
ーン化して、基板表面に離間したゲート電極構造体を形
成する。各ゲート電極構造体は４層からなり、ゲート電
極構造体の間の基板表面は露出される。
【０００９】その後、このワークピースの全表面をマス
ク層でカバーし、その後、このゲート構造体の第４層の
表面を露出する程度の厚さまでエッチングで除去し、こ
のマスク層は半導体ワークピースの残りの部分をカバー
するようにする。その後、各ゲート構造体の露出した第
４層をエッチングで除去し、その下のＷＳｉ2からなる
第３層の表面を露出する。その後、第１ゲート構造体の
露出したＷＳｉ2層をマスク層でカバーし、第１の導電
型のイオンを第２ゲート構造のＷＳｉ2層に注入する。
その後、このプロセスを第２導電型のイオンを第２構造
体をカバーしながら第１構造体のＷＳｉ2層内にイオン
を注入する。
ク層でカバーし、その後、このゲート構造体の第４層の
表面を露出する程度の厚さまでエッチングで除去し、こ
のマスク層は半導体ワークピースの残りの部分をカバー
するようにする。その後、各ゲート構造体の露出した第
４層をエッチングで除去し、その下のＷＳｉ2からなる
第３層の表面を露出する。その後、第１ゲート構造体の
露出したＷＳｉ2層をマスク層でカバーし、第１の導電
型のイオンを第２ゲート構造のＷＳｉ2層に注入する。
その後、このプロセスを第２導電型のイオンを第２構造
体をカバーしながら第１構造体のＷＳｉ2層内にイオン
を注入する。
【００１０】
【実施例】図１において、半導体素子１０はシリコン基
板１２を有し、このシリコン基板１２はＰ型ウエル１４
とＮ型ウエル１６とを有する。シリコン基板１２の表面
１８は二酸化シリコン層２０，２２によりカバーされて
いる。この二酸化シリコン層２０は極めて薄く、例え
ば、１００オングストローム（以下Ａとする）であり、
半導体素子内にＭＯＳ素子のゲート電極の下の誘電体層
を形成する。二酸化シリコン層２２は極めて厚く、例え
ば、５０００Ａで、表面１８に沿ってシリコン基板１２
内に隣接する電気素子の間の絶縁を提供するフィールド
酸化物である。
板１２を有し、このシリコン基板１２はＰ型ウエル１４
とＮ型ウエル１６とを有する。シリコン基板１２の表面
１８は二酸化シリコン層２０，２２によりカバーされて
いる。この二酸化シリコン層２０は極めて薄く、例え
ば、１００オングストローム（以下Ａとする）であり、
半導体素子内にＭＯＳ素子のゲート電極の下の誘電体層
を形成する。二酸化シリコン層２２は極めて厚く、例え
ば、５０００Ａで、表面１８に沿ってシリコン基板１２
内に隣接する電気素子の間の絶縁を提供するフィールド
酸化物である。
【００１１】二酸化シリコン層２０と２２の上にアンド
ープポリシリコン層２４が形成され、このアンドープポ
リシリコン層２４はアンドープケイ化タングステン層２
６によりカバーされる。上記の構成は、従来公知の処理
ステップにより、例えば、二酸化シリコン層２０と２２
は熱酸化プロセスにより形成され、アンドープポリシリ
コン層２４は低圧ＣＶＤ（ＬＰＣＶＤ）により形成さ
れ、アンドープケイ化タングステン層２６はスパッタリ
ングにより形成される。
ープポリシリコン層２４が形成され、このアンドープポ
リシリコン層２４はアンドープケイ化タングステン層２
６によりカバーされる。上記の構成は、従来公知の処理
ステップにより、例えば、二酸化シリコン層２０と２２
は熱酸化プロセスにより形成され、アンドープポリシリ
コン層２４は低圧ＣＶＤ（ＬＰＣＶＤ）により形成さ
れ、アンドープケイ化タングステン層２６はスパッタリ
ングにより形成される。
【００１２】その後、半導体素子１０を二酸化シリコン
または窒化シリコンとのマスク層２８でカバーし、これ
らの厚さは１０００−２０００Ａである。二酸化シリコ
ン、窒化シリコンの形成にはプラズマ強化ＣＶＤ（ Pla
sma Enhanced Chemical Vapor Deposition ：ＰＥＣＶ
Ｄ）が用いられる。
または窒化シリコンとのマスク層２８でカバーし、これ
らの厚さは１０００−２０００Ａである。二酸化シリコ
ン、窒化シリコンの形成にはプラズマ強化ＣＶＤ（ Pla
sma Enhanced Chemical Vapor Deposition ：ＰＥＣＶ
Ｄ）が用いられる。
【００１３】その後、シリコン基板１２の上の様々な層
をパターン化して、図４に示すようなゲート電極構造３
０と４０が形成される。同図においてはゲート電極構造
３０と４０のみが図示されているが、さらに多数の構造
体を形成しても良い。
をパターン化して、図４に示すようなゲート電極構造３
０と４０が形成される。同図においてはゲート電極構造
３０と４０のみが図示されているが、さらに多数の構造
体を形成しても良い。
【００１４】このようなゲート電極構造３０と４０の形
成は公知の適当なプロセスを用いて行われるので、詳細
は記述しない。しかし、以下に例としてその形成方法を
略述する。すなわち、ゲート電極構造体はパターン化フ
ォトマスク２９でもって、マスク層２８を選択的にエッ
チングして、ゲート電極構造３０と４０になるマスク層
２８ａを形成する（図４）。その後、パターン化フォト
マスク２９を除去して、このマスク層２８ａをマスク層
として用いて、その下のアンドープケイ化タングステン
層２６をパターン化して、ゲート電極構造のアンドープ
ケイ化タングステン層２６ａ（図３）にする。その後、
このように形成されたアンドープケイ化タングステン層
２６ａをエッチマスクとして用いて、その下のアンドー
プポリシリコン層２４をアンドープポリシリコン層２４
ａ（図４）の形状にして、そして、このアンドープポリ
シリコン層２４ａをまたエッチマスクとして用いて、そ
の下の二酸化シリコン層２０を二酸化シリコン層２０ａ
に形成する。二酸化シリコン層２０ａをパターン化する
間、二酸化シリコン層２２はマスクされないが、その理
由は二酸化シリコン層２２は二酸化シリコン層２０に比
較して、極めて厚いからである。すなわち、二酸化シリ
コン層２２の厚さの大部分は二酸化シリコン層２０に等
しい厚さの部分がエッチングで除去された後も残るから
である。
成は公知の適当なプロセスを用いて行われるので、詳細
は記述しない。しかし、以下に例としてその形成方法を
略述する。すなわち、ゲート電極構造体はパターン化フ
ォトマスク２９でもって、マスク層２８を選択的にエッ
チングして、ゲート電極構造３０と４０になるマスク層
２８ａを形成する（図４）。その後、パターン化フォト
マスク２９を除去して、このマスク層２８ａをマスク層
として用いて、その下のアンドープケイ化タングステン
層２６をパターン化して、ゲート電極構造のアンドープ
ケイ化タングステン層２６ａ（図３）にする。その後、
このように形成されたアンドープケイ化タングステン層
２６ａをエッチマスクとして用いて、その下のアンドー
プポリシリコン層２４をアンドープポリシリコン層２４
ａ（図４）の形状にして、そして、このアンドープポリ
シリコン層２４ａをまたエッチマスクとして用いて、そ
の下の二酸化シリコン層２０を二酸化シリコン層２０ａ
に形成する。二酸化シリコン層２０ａをパターン化する
間、二酸化シリコン層２２はマスクされないが、その理
由は二酸化シリコン層２２は二酸化シリコン層２０に比
較して、極めて厚いからである。すなわち、二酸化シリ
コン層２２の厚さの大部分は二酸化シリコン層２０に等
しい厚さの部分がエッチングで除去された後も残るから
である。
【００１５】上記のプロセスにおいて、「自己整合」を
用いることは公知である。しかし、アンドープケイ化タ
ングステン層２６をエッチングによりパターン化する
間、このアンドープケイ化タングステン層２６は従来用
いられたフォトレジスト材料製のマスクではなく、二酸
化シリコンまたは窒化シリコンのマスク層２８ａにより
カバーするのが良い。この二酸化シリコンと窒化シリコ
ンはＷＳｉ2層のマスキングに対し、従来のフォトレジ
スト材料よりもアンドープケイ化タングステン層２６ａ
の最小線幅と垂直側壁が得られるという観点からは良好
な結果を引き起こす。
用いることは公知である。しかし、アンドープケイ化タ
ングステン層２６をエッチングによりパターン化する
間、このアンドープケイ化タングステン層２６は従来用
いられたフォトレジスト材料製のマスクではなく、二酸
化シリコンまたは窒化シリコンのマスク層２８ａにより
カバーするのが良い。この二酸化シリコンと窒化シリコ
ンはＷＳｉ2層のマスキングに対し、従来のフォトレジ
スト材料よりもアンドープケイ化タングステン層２６ａ
の最小線幅と垂直側壁が得られるという観点からは良好
な結果を引き起こす。
【００１６】さらに、重要な点としては、アンドープケ
イ化タングステン層２６（図２）のエッチパターンの
間、ＷＳｉ2はドープされていない点である。前述した
ように、従来技術においては、基板上の連続層を有する
と、ＷＳｉ2層はまず最初にドーピングされる。この方
法の利点は、ＷＳｉ2にはイオンに対しバリアとして機
能するので、ＷＳｉ2層のドーピングは大きなイオンド
ーズ量と高いイオン注入エネルギーを用いて行うことが
できる。かくして、イオンは極めて迅速に注入でき、そ
れによりプロセスの費用を低減することができる。さら
に、イオンがその下のゲート酸化物層内に入るのを防ぐ
ことができる。
イ化タングステン層２６（図２）のエッチパターンの
間、ＷＳｉ2はドープされていない点である。前述した
ように、従来技術においては、基板上の連続層を有する
と、ＷＳｉ2層はまず最初にドーピングされる。この方
法の利点は、ＷＳｉ2にはイオンに対しバリアとして機
能するので、ＷＳｉ2層のドーピングは大きなイオンド
ーズ量と高いイオン注入エネルギーを用いて行うことが
できる。かくして、イオンは極めて迅速に注入でき、そ
れによりプロセスの費用を低減することができる。さら
に、イオンがその下のゲート酸化物層内に入るのを防ぐ
ことができる。
【００１７】しかし、前述したように、問題は、ＷＳｉ
2の後でのパターン化はＷＳｉ2層に異なる種類のドーパ
ントが存在するために困難となることである。しかし、
本発明によれば、ＷＳｉ2層がドープされていない間、
アンドープケイ化タングステン層２６（図２）のパター
ン化が行われる。かくして、アンドープケイ化タングス
テン層２６ａの良好なパターン化が得られる。次に、半
導体素子の他の部分の不要なドーピングを回避しなが
ら、パターン化されたアンドープケイ化タングステン層
２６ａのドーピング方法を次に述べる。
2の後でのパターン化はＷＳｉ2層に異なる種類のドーパ
ントが存在するために困難となることである。しかし、
本発明によれば、ＷＳｉ2層がドープされていない間、
アンドープケイ化タングステン層２６（図２）のパター
ン化が行われる。かくして、アンドープケイ化タングス
テン層２６ａの良好なパターン化が得られる。次に、半
導体素子の他の部分の不要なドーピングを回避しなが
ら、パターン化されたアンドープケイ化タングステン層
２６ａのドーピング方法を次に述べる。
【００１８】次のステップ（図５）において、半導体素
子１０全体はマスク層４２でカバーされる。ゲート電極
構造３０と４０のマスク層２８ａが二酸化シリコン製の
場合には、マスク層４２の好ましい材料は公知のフォト
レジスト、例えば、ShipleyNo.513L である。マスク層
２８ａが窒化シリコンの場合には、マスク層４２のマス
キングは前述のフォトレジスト、あるいは、ガラス層例
えば二酸化シリコンの何れかでも良い。何れにしてもマ
スク層４２は、公知の「スピン−オン」（spin-on）プ
ロセスによって形成される。
子１０全体はマスク層４２でカバーされる。ゲート電極
構造３０と４０のマスク層２８ａが二酸化シリコン製の
場合には、マスク層４２の好ましい材料は公知のフォト
レジスト、例えば、ShipleyNo.513L である。マスク層
２８ａが窒化シリコンの場合には、マスク層４２のマス
キングは前述のフォトレジスト、あるいは、ガラス層例
えば二酸化シリコンの何れかでも良い。何れにしてもマ
スク層４２は、公知の「スピン−オン」（spin-on）プ
ロセスによって形成される。
【００１９】図５に示すように、マスク層４２の厚さは
ゲート電極構造３０と４０の上よりもゲート電極構造３
０と４０の間の基板表面のほうがはるかに厚い。このこ
とは通常のスピン−オンプロセスで発生する。この「ス
ピン−オン」流体（適当なバインダの中のＳｉＯ2の粉
末）は、少なくとも部分的にワークピースの表面の空孔
内に流れ込んで、比較的平坦な上部表面を形成する。
ゲート電極構造３０と４０の上よりもゲート電極構造３
０と４０の間の基板表面のほうがはるかに厚い。このこ
とは通常のスピン−オンプロセスで発生する。この「ス
ピン−オン」流体（適当なバインダの中のＳｉＯ2の粉
末）は、少なくとも部分的にワークピースの表面の空孔
内に流れ込んで、比較的平坦な上部表面を形成する。
【００２０】その後、図６において、マスク層４２は部
分的にエッチングで除去されて、ゲート電極構造３０と
４０のマスク層２８ａの表面部分が露出する（第１開口
７０が形成される）。これは自己停止の反応性イオンプ
ロセスで行うのが好ましい。すなわち、このエッチング
プロセスの間、ワークピース周辺のプラズマの成分をモ
ニタする。その後、二酸化シリコンまたは窒化シリコン
が検知されると、すなわち、マスク層２８ａの露出表面
のエッチングが開始することにより得られるが、その結
果、このプロセスを中止する。このプロセスは極めて敏
感で、マスク層２８ａのエッチングはほとんど起こらな
い。
分的にエッチングで除去されて、ゲート電極構造３０と
４０のマスク層２８ａの表面部分が露出する（第１開口
７０が形成される）。これは自己停止の反応性イオンプ
ロセスで行うのが好ましい。すなわち、このエッチング
プロセスの間、ワークピース周辺のプラズマの成分をモ
ニタする。その後、二酸化シリコンまたは窒化シリコン
が検知されると、すなわち、マスク層２８ａの露出表面
のエッチングが開始することにより得られるが、その結
果、このプロセスを中止する。このプロセスは極めて敏
感で、マスク層２８ａのエッチングはほとんど起こらな
い。
【００２１】その後、図７において、マスク層２８ａを
完全に除去する。マスク層２８ａが二酸化シリコンの場
合には、選択的エッチングは１００：１の水とＨＦのよ
うな希釈フッ化水素酸のエッチング剤を用いて行うのが
良い。マスク層２８ａが窒化シリコンの場合には、エッ
チングは高温（１６５℃）リン酸塩（Ｈ2ＰＯ4）を用い
て行うのが良い。これらの両方の材料は選択的エッチン
グは、プラズマ反応イオンエッチングで行うことができ
る。
完全に除去する。マスク層２８ａが二酸化シリコンの場
合には、選択的エッチングは１００：１の水とＨＦのよ
うな希釈フッ化水素酸のエッチング剤を用いて行うのが
良い。マスク層２８ａが窒化シリコンの場合には、エッ
チングは高温（１６５℃）リン酸塩（Ｈ2ＰＯ4）を用い
て行うのが良い。これらの両方の材料は選択的エッチン
グは、プラズマ反応イオンエッチングで行うことができ
る。
【００２２】次のステップにおいて、マスク層４２がフ
ォトレジスト材料製の場合には、マスク層４２を例え
ば、非酸化雰囲気で、１５０℃の温度に加熱して「硬
化」するのが良い。フォトレジスト層のこのような硬化
は公知で、フォトレジスト層をエッチング剤により除去
されないようにし、それにより、フォトレジスト層の上
の選択的パターン化が、この「硬化」層のパターン化な
しに実行できる。マスク層４２がスピン−オンガラス製
の場合には、この余分の加熱は必要ない。
ォトレジスト材料製の場合には、マスク層４２を例え
ば、非酸化雰囲気で、１５０℃の温度に加熱して「硬
化」するのが良い。フォトレジスト層のこのような硬化
は公知で、フォトレジスト層をエッチング剤により除去
されないようにし、それにより、フォトレジスト層の上
の選択的パターン化が、この「硬化」層のパターン化な
しに実行できる。マスク層４２がスピン−オンガラス製
の場合には、この余分の加熱は必要ない。
【００２３】その後、図８に示すように、次のステップ
は半導体素子全体をフォトレジスト、例えば、Shipley
No.513L 製の層でカバーし、この層をパターン化してパ
ターン化されたフォトレジスト層５０を形成することで
ある。このパターン化されたフォトレジスト層５０はゲ
ート電極構造３０をカバーするが、ゲート電極構造４０
のアンドープケイ化タングステン層２６ａは露出したま
まである（第２開口７１を形成する）。マスク層４２は
「硬化」フォトレジストあるいはスピン−オンガラスで
何れでも、パターン化されたフォトレジスト層５０の選
択的にエッチングで除去された部分の下に残る。
は半導体素子全体をフォトレジスト、例えば、Shipley
No.513L 製の層でカバーし、この層をパターン化してパ
ターン化されたフォトレジスト層５０を形成することで
ある。このパターン化されたフォトレジスト層５０はゲ
ート電極構造３０をカバーするが、ゲート電極構造４０
のアンドープケイ化タングステン層２６ａは露出したま
まである（第２開口７１を形成する）。マスク層４２は
「硬化」フォトレジストあるいはスピン−オンガラスで
何れでも、パターン化されたフォトレジスト層５０の選
択的にエッチングで除去された部分の下に残る。
【００２４】次に、この半導体素子をＮ型イオン、例え
ば、ヒ素のビームを５×１０15／ｃｍ2のドーズ量と４
０ＫｅＶ注入エネルギーに照射して、Ｎ型イオンのゲー
ト電極構造４０のアンドープケイ化タングステン層２６
ａに注入する。このイオンはアンドープケイ化タングス
テン層２６ａを完全には貫通せず、従って、その下のア
ンドープポリシリコン層２４ａには入らない。同様に、
パターン化されたフォトレジスト層５０が存在するため
に、イオンはゲート電極構造３０のアンドープケイ化タ
ングステン層２６ａ内には入らない。
ば、ヒ素のビームを５×１０15／ｃｍ2のドーズ量と４
０ＫｅＶ注入エネルギーに照射して、Ｎ型イオンのゲー
ト電極構造４０のアンドープケイ化タングステン層２６
ａに注入する。このイオンはアンドープケイ化タングス
テン層２６ａを完全には貫通せず、従って、その下のア
ンドープポリシリコン層２４ａには入らない。同様に、
パターン化されたフォトレジスト層５０が存在するため
に、イオンはゲート電極構造３０のアンドープケイ化タ
ングステン層２６ａ内には入らない。
【００２５】その後、図８のパターン化されたフォトレ
ジスト層５０が除去されて、ゲート電極構造４０のイオ
ン注入されたアンドープケイ化タングステン層２６ａを
カバーするマスク層が形成されるが、ゲート電極構造３
０のアンドープケイ化タングステン層２６ａは露出した
ままである。このステップは図示していないが、その理
由は、図８のゲート電極構造３０の上のパターン化され
たフォトレジスト層５０が除去されて、代わりにゲート
電極構造４０の上にパターン化されたフォトレジスト層
が形成された状態だからである。
ジスト層５０が除去されて、ゲート電極構造４０のイオ
ン注入されたアンドープケイ化タングステン層２６ａを
カバーするマスク層が形成されるが、ゲート電極構造３
０のアンドープケイ化タングステン層２６ａは露出した
ままである。このステップは図示していないが、その理
由は、図８のゲート電極構造３０の上のパターン化され
たフォトレジスト層５０が除去されて、代わりにゲート
電極構造４０の上にパターン化されたフォトレジスト層
が形成された状態だからである。
【００２６】その後、半導体素子を再びイオンビームで
照射する。しかし、このステップにおいては、Ｐ型のイ
オンで、例えば、ボロンで、５×１０15／ｃｍ2のドー
ズ量で、１０ＫｅＶの注入エネルギーで行う。Ｎ型のイ
オンの場合と同様に、Ｐ型のイオンは露出したアンドー
プケイ化タングステン層２６ａ内にのみ入り、その下の
アンドープポリシリコン層２４ａあるいはシリコン基板
１２内には入らない。
照射する。しかし、このステップにおいては、Ｐ型のイ
オンで、例えば、ボロンで、５×１０15／ｃｍ2のドー
ズ量で、１０ＫｅＶの注入エネルギーで行う。Ｎ型のイ
オンの場合と同様に、Ｐ型のイオンは露出したアンドー
プケイ化タングステン層２６ａ内にのみ入り、その下の
アンドープポリシリコン層２４ａあるいはシリコン基板
１２内には入らない。
【００２７】この時点において、アンドープケイ化タン
グステン層２６を処理することは、アンドープケイ化タ
ングステン層２６を非ドープ状態でパターン化すること
であり、それにより、従来技術によるプロセスよりも良
好なパターンが得られる。また、パターン化プロセスの
後、アンドープケイ化タングステン層２６ａにイオン注
入されるが、イオンはシリコン基板１２の不要の部分に
は注入されないようにしている。また、このイオン注入
のドーズ量とエネルギー量は、従来のプロセスと同等
で、それにより、イオン注入の実行に際し発生する余分
の費用はない。
グステン層２６を処理することは、アンドープケイ化タ
ングステン層２６を非ドープ状態でパターン化すること
であり、それにより、従来技術によるプロセスよりも良
好なパターンが得られる。また、パターン化プロセスの
後、アンドープケイ化タングステン層２６ａにイオン注
入されるが、イオンはシリコン基板１２の不要の部分に
は注入されないようにしている。また、このイオン注入
のドーズ量とエネルギー量は、従来のプロセスと同等
で、それにより、イオン注入の実行に際し発生する余分
の費用はない。
【００２８】アンドープケイ化タングステン層２６ａへ
のイオン注入の間、イオンはシリコン基板１２まで到達
しない。しかし、ＭＯＳ素子のソース領域とドレイン領
域を形成するために、イオンを基板に注入する必要があ
る。これはアンドープケイ化タングステン層２６ａにイ
オン注入しながら、同時にソース領域とドレイン領域を
形成する従来のプロセスにより行われる。しかし、ソー
ス領域と注入領域の好ましい形成方法を次に述べる。
のイオン注入の間、イオンはシリコン基板１２まで到達
しない。しかし、ＭＯＳ素子のソース領域とドレイン領
域を形成するために、イオンを基板に注入する必要があ
る。これはアンドープケイ化タングステン層２６ａにイ
オン注入しながら、同時にソース領域とドレイン領域を
形成する従来のプロセスにより行われる。しかし、ソー
ス領域と注入領域の好ましい形成方法を次に述べる。
【００２９】図９は本発明の製造プロセスの最終段階に
おける半導体素子を表し、全てのマスキング層は取り除
かれ、半導体素子はフォトレジスト製のパターン化され
たフォトレジスト層５０によりカバーされている。この
パターン化されたフォトレジスト層５０はゲート電極構
造４０とゲート電極構造４０に隣接する基板の表面１８
の一部を露出している。
おける半導体素子を表し、全てのマスキング層は取り除
かれ、半導体素子はフォトレジスト製のパターン化され
たフォトレジスト層５０によりカバーされている。この
パターン化されたフォトレジスト層５０はゲート電極構
造４０とゲート電極構造４０に隣接する基板の表面１８
の一部を露出している。
【００３０】その後、Ｎ型イオン（ヒ素）が基板の露出
表面に注入されて、ゲート電極構造４０の両サイドにド
ープ領域５２と５４が形成される。このイオンの注入は
５×１０15／ｃｍ2のドーズ量で、４０ＫｅＶのエネル
ギー量で行われる。ドープ領域５２と５４をドーピング
する間、Ｎ型イオンがゲート電極構造４０のアンドープ
ケイ化タングステン層２６ａ内に注入される。これは前
に注入されたＮ型イオンの量を単に増加させるためであ
る。
表面に注入されて、ゲート電極構造４０の両サイドにド
ープ領域５２と５４が形成される。このイオンの注入は
５×１０15／ｃｍ2のドーズ量で、４０ＫｅＶのエネル
ギー量で行われる。ドープ領域５２と５４をドーピング
する間、Ｎ型イオンがゲート電極構造４０のアンドープ
ケイ化タングステン層２６ａ内に注入される。これは前
に注入されたＮ型イオンの量を単に増加させるためであ
る。
【００３１】その後、この半導体素子を例えば８７５℃
で３０分間加熱して、注入されたイオンを拡散させる。
アンドープケイ化タングステン層２６ａ内のイオンはそ
の下のアンドープポリシリコン層２４ａ内に拡散して、
アンドープポリシリコン層２４ａをＮ型の導電性にす
る。シリコン基板１２内に注入されたイオンは、ゲート
電極構造４０の下を横方向に拡散して、ＮＭＯＳトラン
ジスタのソース領域とドレイン領域を形成する。
で３０分間加熱して、注入されたイオンを拡散させる。
アンドープケイ化タングステン層２６ａ内のイオンはそ
の下のアンドープポリシリコン層２４ａ内に拡散して、
アンドープポリシリコン層２４ａをＮ型の導電性にす
る。シリコン基板１２内に注入されたイオンは、ゲート
電極構造４０の下を横方向に拡散して、ＮＭＯＳトラン
ジスタのソース領域とドレイン領域を形成する。
【００３２】その後、図９に示したプロセスをマスク層
で、ゲート電極構造４０と隣接するソース領域とドレイ
ン領域をカバーし、ゲート電極構造３０とゲート電極構
造３０に隣接するマスク層２８の部分を露出させて行
う。
で、ゲート電極構造４０と隣接するソース領域とドレイ
ン領域をカバーし、ゲート電極構造３０とゲート電極構
造３０に隣接するマスク層２８の部分を露出させて行
う。
【００３３】Ｐ型イオン（ＢＦ2）をその後５×１０15
／ｃｍ2のドーズ量と４０ＫｅＶのエネルギー量で注入
し、半導体素子を再度８５０℃で２０分間加熱して、ゲ
ート電極構造のアンドープポリシリコン層２４ａをＰ型
の導電性にドープして、ＰＭＯＳトランジスタのＰ型ソ
ース領域とドレイン領域を形成する。
／ｃｍ2のドーズ量と４０ＫｅＶのエネルギー量で注入
し、半導体素子を再度８５０℃で２０分間加熱して、ゲ
ート電極構造のアンドープポリシリコン層２４ａをＰ型
の導電性にドープして、ＰＭＯＳトランジスタのＰ型ソ
ース領域とドレイン領域を形成する。
【００３４】ＰＭＯＳトランジスタを形成するために、
ボロンイオンを拡散する間の温度は、ＮＭＯＳトランジ
スタを形成する際の温度よりもはるかに低い。そのため
に、ボロンイオンの拡散の間、ヒ素イオンのさらなる拡
散はほとんど行わない。
ボロンイオンを拡散する間の温度は、ＮＭＯＳトランジ
スタを形成する際の温度よりもはるかに低い。そのため
に、ボロンイオンの拡散の間、ヒ素イオンのさらなる拡
散はほとんど行わない。
【００３５】
【発明の効果】図８と９に示した方法の特徴は、ＭＯＳ
トランジスタの各々のタイプの形成に関し、１つのイオ
ン注入を用いて、ＷＳｉ2層をドープし、別のイオン注
入を用いて、ソース領域とドレイン領域を形成する。こ
の方法の利点は、ソース領域とドレイン領域のドーピン
グパラメータはＷＳｉ2層に用いられるものとは独立し
て選択でき、ソース領域とドレイン領域のパラメータを
最適化できるからである。この方法は、特にドレイン領
域とソース領域が浅い場合には好ましい。このような場
合には、ＷＳｉ2層を適切にドーピングするためには、
不十分な比較的低いイオン注入エネルギーが必要であ
る。
トランジスタの各々のタイプの形成に関し、１つのイオ
ン注入を用いて、ＷＳｉ2層をドープし、別のイオン注
入を用いて、ソース領域とドレイン領域を形成する。こ
の方法の利点は、ソース領域とドレイン領域のドーピン
グパラメータはＷＳｉ2層に用いられるものとは独立し
て選択でき、ソース領域とドレイン領域のパラメータを
最適化できるからである。この方法は、特にドレイン領
域とソース領域が浅い場合には好ましい。このような場
合には、ＷＳｉ2層を適切にドーピングするためには、
不十分な比較的低いイオン注入エネルギーが必要であ
る。
【図１】本発明によるＭＯＳの形成プロセスにおける第
１ステップの状態における半導体素子の部分断面図。
１ステップの状態における半導体素子の部分断面図。
【図２】本発明によるＭＯＳの形成プロセスにおける第
２ステップの状態における半導体素子の部分断面図。
２ステップの状態における半導体素子の部分断面図。
【図３】本発明によるＭＯＳの形成プロセスにおける第
３ステップの状態における半導体素子の部分断面図。
３ステップの状態における半導体素子の部分断面図。
【図４】本発明によるＭＯＳの形成プロセスにおける第
４ステップの状態における半導体素子の部分断面図。
４ステップの状態における半導体素子の部分断面図。
【図５】本発明によるＭＯＳの形成プロセスにおける第
５ステップの状態における半導体素子の部分断面図。
５ステップの状態における半導体素子の部分断面図。
【図６】本発明によるＭＯＳの形成プロセスにおける第
６ステップの状態における半導体素子の部分断面図。
６ステップの状態における半導体素子の部分断面図。
【図７】本発明によるＭＯＳの形成プロセスにおける第
７ステップの状態における半導体素子の部分断面図。
７ステップの状態における半導体素子の部分断面図。
【図８】本発明によるＭＯＳの形成プロセスにおける第
８ステップの状態における半導体素子の部分断面図。
８ステップの状態における半導体素子の部分断面図。
【図９】本発明によるＭＯＳの形成プロセスにおける第
９ステップの状態における半導体素子の部分断面図。
９ステップの状態における半導体素子の部分断面図。
１０ 半導体素子 １２ シリコン基板 １４ Ｐ型ウエル １６ Ｎ型ウエル １８ 表面 ２０、２２ 二酸化シリコン層 ２４ アンドープポリシリコン層 ２６ アンドープケイ化タングステン層 ２８ マスク層 ２９ パターン化フォトマスク ３０、４０ ゲート電極構造 ４２ マスク層 ５０ パターン化されたフォトレジスト層 ５２、５４ ドープ領域 ７０ 第１開口 ７１ 第２開口
Claims (4)
- 【請求項１】 （Ａ）半導体基板（１２，１４，１６）
の表面（１８）の上に第１構造体（４０）を形成するス
テップ（図４）と、 前記第１構造体（４０）は、 前記基板表面上の誘電体材料からなる第１層（２０ａ）
と、 アンドープポリシリコンからなる第２層（２４ａ）と、 アンドープケイ化タングステンからなる第３層（２６
ａ）と、 前記第３層に対し、選択的にエッチングできる第４層
（２８ａ）と が順に積層されて形成され、 （Ｂ）前記第１構造体とその第１構造体に隣接する基板
表面の一部を第１マスク層（４２）でカバーするステッ
プ（図５）と、 （Ｃ）前記第４層（２８ａ）の上部表面を選択的に露出
するために、前記第１マスク層（４２）に第１開口（７
０）を形成するステップ（図６）と、 （Ｄ）前記第１開口（７０）を介して、前記第４層（２
８ａ）を選択的に除去し、前記第３層（２６ａ）の上部
表面を露出するステップ（図７）と、 （Ｅ）前記第３層（２６ａ）にイオン注入する第１イオ
ン注入ステップ（図８）と、 （Ｆ）前記第１マスク層（４２）を除去した後、前記第
１構造体（４０）近傍の半導体基板（５２，５４）にイ
オン注入するステップ（図９）とからなることを特徴と
する半導体素子の製造方法。 - 【請求項２】 前記（Ａ）ステップの際、（Ａ１）前記
基板表面上に前記第１構造体（４２）離間して、同一構
成の第２構造体（３０）を形成するステップと、 前記（Ｅ）ステップの前に、 （Ｅ１）前記第１マスク層（４２）を第２マスク層（５
０）でカバーするステップと、 （Ｅ２）前記第１構造の上の第１マスク層（４２）の一
部を選択的に露出するために、前記第２マスク層（５
０）に第２開口（７１）を形成するステップとを有する
ことを特徴とする請求項１の方法。 - 【請求項３】 前記第２マスク層（５０）を形成する前
に、 前記第１構造体（４０）と第２構造体（３０）とそれら
の間の基板表面を前記第１マスク層（４２）でカバーす
るステップと、 前記第２構造体（３０）の第４層（２８ａ）の上部表面
を選択的に露出するために、前記第１マスク層（４２）
に第１開口（７０）を形成するステップと、 前記第１開口（７０）を介して、前記第２構造体（３
０）の前記第４層を選択的に除去し、前記第２構造体の
第３層（２６ａ）の上部表面を露出するステップと、 をさらに有し、前記第２構造体の前記第３層と前記構造
体の間の基板表面を前記第２マスク層（５０）でカバー
するステップ（図８）と、 前記第１イオン注入ステップを実行して、前記第１構造
体の前記第３層内にイオンを注入するステップ（図８）
と、 を更に有することを特徴とする請求項１の方法。 - 【請求項４】 前記（Ｅ）第１イオン注入ステップの後
に、 （Ｇ）第２イオン注入ステップとして、前記第１構造体
（４０）の前記第３層（２６ａ）を第３マスク層にカバ
ーしながら、イオンを第２構造体（３０）の前記第３層
（２６ａ）に注入するステップをさらに有することを特
徴とする請求項１の方法。
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