JP3042125B2 - 間引きフィルタ - Google Patents
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- 238000005070 sampling Methods 0.000 description 6
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
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Description
【０００１】
【産業上の利用分野】本発明はディジタル信号処理装置
として、特にデルタシグマ変調器等により高いサンプリ
ングレートで１ビット符号化された信号を低いサンプリ
ングレートに間引く間引きフィルタに関する。
として、特にデルタシグマ変調器等により高いサンプリ
ングレートで１ビット符号化された信号を低いサンプリ
ングレートに間引く間引きフィルタに関する。
【０００２】
【従来の技術】一般に、オーバサンプリングＡ−Ｄ変換
を行った信号は、サンプリングレートが高く、高い周波
数に多くの量子化雑音を含むため、信号の処理、蓄積、
伝送を行うためにはサンプリングレートが低くて分解能
の高い信号に変換しなければならない。間引きフィルタ
は、このような目的に用いられるフィルタで、通常ＦＩ
Ｒフィルタが用いられる。
を行った信号は、サンプリングレートが高く、高い周波
数に多くの量子化雑音を含むため、信号の処理、蓄積、
伝送を行うためにはサンプリングレートが低くて分解能
の高い信号に変換しなければならない。間引きフィルタ
は、このような目的に用いられるフィルタで、通常ＦＩ
Ｒフィルタが用いられる。
【０００３】オーバサンプリングＡ−Ｄ変換器に２次の
デルタシグマ変調器を用いたときには、入力信号をＸ
（ｚ）、量子化雑音をＱ（ｚ）とすると、出力Ｙ（ｚ）
は、次の（１）式で表される。
デルタシグマ変調器を用いたときには、入力信号をＸ
（ｚ）、量子化雑音をＱ（ｚ）とすると、出力Ｙ（ｚ）
は、次の（１）式で表される。
【０００４】
【０００５】この式によれば、量子化雑音が周波数に対
して２次の差分関数で分布する。この信号を間引きする
ためには、高周波に対して３次の減衰特性を持つフィル
タを通す必要がある。例えば１／３２の割合で間引くと
きには、間引きフィルタの特性Ｈ（ｚ）は次の（２）式
のようになる必要がある。
して２次の差分関数で分布する。この信号を間引きする
ためには、高周波に対して３次の減衰特性を持つフィル
タを通す必要がある。例えば１／３２の割合で間引くと
きには、間引きフィルタの特性Ｈ（ｚ）は次の（２）式
のようになる必要がある。
【０００６】
【０００７】この特性を実現する方法にはいろいろある
けれど、コンパクトに実現する方法として、図３のブロ
ック図に示される構成が知られている。この構成は、１
９８５年アイシーエーエスエスピー（ＩＣＡＳＳＰ）プ
ロシーディング１４０３頁に記載されている。
けれど、コンパクトに実現する方法として、図３のブロ
ック図に示される構成が知られている。この構成は、１
９８５年アイシーエーエスエスピー（ＩＣＡＳＳＰ）プ
ロシーディング１４０３頁に記載されている。
【０００８】この構成では、（２）式で３２個の係数３
段分を展開してＲＯＭ１５ａに書き込んでおき、これを
順次読出してオーバサンプリングＡ−Ｄ変換器（ＡＤ
Ｃ）１１からの１ビット出力が１であれば加算、０であ
れば減算を行うことにより（２）式の伝達関数を実現す
るものである。この場合、（２）式を展開するとＲＯＭ
の係数の数は９４となり、入力データレートに対して３
２回に１回出力する必要があるので、この回路はＡ−Ｄ
変換器からの出力１回に対して３種類の係数に対する加
減算を行う必要があり、そのためにレジスタも３段備え
られている。
段分を展開してＲＯＭ１５ａに書き込んでおき、これを
順次読出してオーバサンプリングＡ−Ｄ変換器（ＡＤ
Ｃ）１１からの１ビット出力が１であれば加算、０であ
れば減算を行うことにより（２）式の伝達関数を実現す
るものである。この場合、（２）式を展開するとＲＯＭ
の係数の数は９４となり、入力データレートに対して３
２回に１回出力する必要があるので、この回路はＡ−Ｄ
変換器からの出力１回に対して３種類の係数に対する加
減算を行う必要があり、そのためにレジスタも３段備え
られている。
【０００９】
【発明が解決しようとする課題】上述のように２次のデ
ルタシグマ変調器を用いて、例えばディジタルオーディ
オ用のＡ−Ｄ変換システムを構成するには、オーバサン
プリング比を２５６倍程度とる必要がある。そのため、
最終的なサンプリング周波数を４８ｋＨｚとした時に、
オーバサンプリングＡ−Ｄ変換器から出力される１ビッ
トデータのレートは１２．２８８ＭＨｚになる。だか
ら、加減算器は少なくともその３倍の周波数、すなわち
約３７ＭＨｚで動作する必要がある。このような高い周
波数で動作する回路を設計することは困難を伴う。ま
た、著しい消費電力の増大を伴ってしまう欠点があっ
た。この動作速度を低減するためにはアキュムレータを
３組用意する必要があり、ハードウェアの著しい増大を
伴っていた。
ルタシグマ変調器を用いて、例えばディジタルオーディ
オ用のＡ−Ｄ変換システムを構成するには、オーバサン
プリング比を２５６倍程度とる必要がある。そのため、
最終的なサンプリング周波数を４８ｋＨｚとした時に、
オーバサンプリングＡ−Ｄ変換器から出力される１ビッ
トデータのレートは１２．２８８ＭＨｚになる。だか
ら、加減算器は少なくともその３倍の周波数、すなわち
約３７ＭＨｚで動作する必要がある。このような高い周
波数で動作する回路を設計することは困難を伴う。ま
た、著しい消費電力の増大を伴ってしまう欠点があっ
た。この動作速度を低減するためにはアキュムレータを
３組用意する必要があり、ハードウェアの著しい増大を
伴っていた。
【００１０】本発明の目的は、このような問題を解決
し、１／３２に間引くとき、非常に簡単な論理回路によ
りまず１／２に間引いた後１／１６に間引くことによ
り、低い周波数で動作し、消費電力を少くした簡単な構
成の間引きフィルタを提供することにある。
し、１／３２に間引くとき、非常に簡単な論理回路によ
りまず１／２に間引いた後１／１６に間引くことによ
り、低い周波数で動作し、消費電力を少くした簡単な構
成の間引きフィルタを提供することにある。
【００１１】
【課題を解決するための手段】本発明の間引きフィルタ
の構成は、オーバサンプリングＡＤ変換された相連続す
る３個の１ビットデータを保持するデータ保持手段と、
予め記憶された所定フィルタ係数を出力するメモリ手段
と、このメモリ手段からのフィルタ係数の０倍，±１倍
および±２倍をとるスケーラと、前記データ保持手段に
保持された相連続する３個のデータが２回入力されるご
とにこの相連続する３個のデータにより前記スケーラと
加減算に対する制御を行う論理制御部と、累算結果を保
持するレジスタと、このレジスタの出力と前記スケーラ
の出力と前記累算結果とを加減算して前記レジスタに入
力する加減算手段とを備えることを特徴とする。
の構成は、オーバサンプリングＡＤ変換された相連続す
る３個の１ビットデータを保持するデータ保持手段と、
予め記憶された所定フィルタ係数を出力するメモリ手段
と、このメモリ手段からのフィルタ係数の０倍，±１倍
および±２倍をとるスケーラと、前記データ保持手段に
保持された相連続する３個のデータが２回入力されるご
とにこの相連続する３個のデータにより前記スケーラと
加減算に対する制御を行う論理制御部と、累算結果を保
持するレジスタと、このレジスタの出力と前記スケーラ
の出力と前記累算結果とを加減算して前記レジスタに入
力する加減算手段とを備えることを特徴とする。
【００１２】
【実施例】図１は本発明の一実施例のブロック図であ
る。本実施例は、入力信号をディジタル信号に変換する
オーバサンプリングＡ−Ｄ変換器１１と、このＡ−Ｄ変
換器１１の相連続する３個のデータＡ，Ｂ，Ｃを取り出
す２個のＤ−ＦＦ１２，１３と、フィルタ係数を記憶す
るＲＯＭ１５と、このＲＯＭ１５の出力を０倍、±１
倍、±２倍するスケーラ１６と、加減算器１７と、デー
タＡ，Ｂ，Ｃを入力としてオーバサンプリングＡ−Ｄ変
換器１１の動作速度の半分の周期でスケーラ１６と加減
算器１７に対して制御信号を生成する制御論理部１４と
から構成されている。
る。本実施例は、入力信号をディジタル信号に変換する
オーバサンプリングＡ−Ｄ変換器１１と、このＡ−Ｄ変
換器１１の相連続する３個のデータＡ，Ｂ，Ｃを取り出
す２個のＤ−ＦＦ１２，１３と、フィルタ係数を記憶す
るＲＯＭ１５と、このＲＯＭ１５の出力を０倍、±１
倍、±２倍するスケーラ１６と、加減算器１７と、デー
タＡ，Ｂ，Ｃを入力としてオーバサンプリングＡ−Ｄ変
換器１１の動作速度の半分の周期でスケーラ１６と加減
算器１７に対して制御信号を生成する制御論理部１４と
から構成されている。
【００１３】制御論理により伝達される特性Ｈ１（ｚ）
は、次の（３）式のようになるように設計され、その真
理値表は、次の表１に示される。
は、次の（３）式のようになるように設計され、その真
理値表は、次の表１に示される。
【００１４】
【００１５】
【表１】
【００１６】この表１の真理値表から、重みは０，１，
２であるので、ＲＯＭ１５のデータとの乗算を行うスケ
ーラ１６はそれぞれＲＯＭのデータをクリアする、その
まま通す、左に１ビットシフトする、の３種ですみ、特
別な乗算器を必要としないことが明らかである。
２であるので、ＲＯＭ１５のデータとの乗算を行うスケ
ーラ１６はそれぞれＲＯＭのデータをクリアする、その
まま通す、左に１ビットシフトする、の３種ですみ、特
別な乗算器を必要としないことが明らかである。
【００１７】このスケーラ１６へのシフト制御信号をつ
くる制御論理部１４の一例を図２（ａ）に示し、またク
リア信号をつくる制御論理部１４の一例を図２（ｂ）に
示す。
くる制御論理部１４の一例を図２（ａ）に示し、またク
リア信号をつくる制御論理部１４の一例を図２（ｂ）に
示す。
【００１８】図２（ａ）においては、データＡ，Ｂ，Ｃ
を入力するＯＲゲート２１と、同じデータＡ，Ｂ，Ｃを
入力するＮＡＮＤゲート２２と、これらゲート２１，２
２の出力を入力するＮＡＮＤゲート２３とから構成さ
れ、データＡ，Ｂ，Ｃが全てＶ０または１のとき、１が
出力される。
を入力するＯＲゲート２１と、同じデータＡ，Ｂ，Ｃを
入力するＮＡＮＤゲート２２と、これらゲート２１，２
２の出力を入力するＮＡＮＤゲート２３とから構成さ
れ、データＡ，Ｂ，Ｃが全てＶ０または１のとき、１が
出力される。
【００１９】また図２（ｂ）においては、データＡ，Ｃ
を入力するＮＡＮＤゲート２４と、このＮＡＮＤゲート
２４の出力とデータＢを入力するＯＲゲート２５と、デ
ータＡ，ＣとデータＢの反転信号とを入力するＯＲゲー
ト２６と、これらＯＲゲート２５，２６を入力するＮＡ
ＮＤゲート２９とから構成される。
を入力するＮＡＮＤゲート２４と、このＮＡＮＤゲート
２４の出力とデータＢを入力するＯＲゲート２５と、デ
ータＡ，ＣとデータＢの反転信号とを入力するＯＲゲー
ト２６と、これらＯＲゲート２５，２６を入力するＮＡ
ＮＤゲート２９とから構成される。
【００２０】この制御論理部１４は、オーバサンプリン
グＡＤＣ１１のサンプリングレートの半分の周波数で動
作させることにより１／２間引きが行われる。（３）の
フィルタ高周波減衰特性は２次であるので、３次の時よ
り小さいが、間引きが１／２であるので間引いた後信号
帯域に折り返される周波数帯では十分な減衰量を得るこ
とができる。
グＡＤＣ１１のサンプリングレートの半分の周波数で動
作させることにより１／２間引きが行われる。（３）の
フィルタ高周波減衰特性は２次であるので、３次の時よ
り小さいが、間引きが１／２であるので間引いた後信号
帯域に折り返される周波数帯では十分な減衰量を得るこ
とができる。
【００２１】さらに大きな間引きを行うフィルタは、加
減算器１７によりスケーラ１６の出力と累算途中結果を
加算し、レジスタに蓄えてゆく。例えば、従来例と同等
の間引きを行うとすると、この間引きフィルタ全体で間
引く割合を１／３２であるから、２段目の間引きは１／
１６となる。２段目は間引き率が大きいので高周波の減
衰量を高くとる必要がある。この場合の伝達関数は、次
の（４）式となるようフィルタ係数を設計する。
減算器１７によりスケーラ１６の出力と累算途中結果を
加算し、レジスタに蓄えてゆく。例えば、従来例と同等
の間引きを行うとすると、この間引きフィルタ全体で間
引く割合を１／３２であるから、２段目の間引きは１／
１６となる。２段目は間引き率が大きいので高周波の減
衰量を高くとる必要がある。この場合の伝達関数は、次
の（４）式となるようフィルタ係数を設計する。
【００２２】
【００２３】このフィルタは、４６タップで、従来の約
半分ですむ。２段目のフィルタは、スケーラ１６の出力
１６回に１回出力する必要があるので、１つのスケーラ
出力に対してフィルタ係数のタップ位置が１６タップ分
異なる３種のフィルタ係数に対して各々タップ位置０か
ら４６まで累算を行い、４８サイクルごとに１時記憶レ
ジスタをクリアするとともに演算結果を出力することに
より間引きを行う。
半分ですむ。２段目のフィルタは、スケーラ１６の出力
１６回に１回出力する必要があるので、１つのスケーラ
出力に対してフィルタ係数のタップ位置が１６タップ分
異なる３種のフィルタ係数に対して各々タップ位置０か
ら４６まで累算を行い、４８サイクルごとに１時記憶レ
ジスタをクリアするとともに演算結果を出力することに
より間引きを行う。
【００２４】本実施例では、スケーラ１６に正負の数値
を変換する機能を入れ、アキュームレータを加算器（１
７）で構成したが、スケーラ１６は０，１，２だけを扱
い、符号は加算器を加減算器１７によって扱うようにし
ても良い。また、本実施例は、フィルタ係数をＲＯＭ１
５に蓄えるようにしたが、カウンタと論理回路で構成す
ることもできる。
を変換する機能を入れ、アキュームレータを加算器（１
７）で構成したが、スケーラ１６は０，１，２だけを扱
い、符号は加算器を加減算器１７によって扱うようにし
ても良い。また、本実施例は、フィルタ係数をＲＯＭ１
５に蓄えるようにしたが、カウンタと論理回路で構成す
ることもできる。
【００２５】
【発明の効果】以上説明したように本発明によれば、従
来の方法と比較してＤ−ＦＦ２個と制御論理部、スケー
ラを必要とするだけで、係数を記憶するメモリの語数が
従来の構成の半分で済み、また語長も１０ビットであっ
たのが８ビットで済み２ビット少なくできる。また、こ
の加減算器への入力データはオーバサンプリングＡ−Ｄ
変換器の出力データレートの半分になっているので、加
減算器の演算レートおよびＲＯＭの読出しレートも半分
で済ませることが出来る。従って、本発明の回路をＣＭ
ＯＳ集積回路で構成した場合、従来の半分以下の消費電
力で動作することが期待できると同時に、最も高速性が
要求される加減算周期に２倍の時間を振り分けることが
できるので、設計が非常に容易になるという効果もあ
る。
来の方法と比較してＤ−ＦＦ２個と制御論理部、スケー
ラを必要とするだけで、係数を記憶するメモリの語数が
従来の構成の半分で済み、また語長も１０ビットであっ
たのが８ビットで済み２ビット少なくできる。また、こ
の加減算器への入力データはオーバサンプリングＡ−Ｄ
変換器の出力データレートの半分になっているので、加
減算器の演算レートおよびＲＯＭの読出しレートも半分
で済ませることが出来る。従って、本発明の回路をＣＭ
ＯＳ集積回路で構成した場合、従来の半分以下の消費電
力で動作することが期待できると同時に、最も高速性が
要求される加減算周期に２倍の時間を振り分けることが
できるので、設計が非常に容易になるという効果もあ
る。
【図１】本発明の一実施例の間引きフィルタの構成を示
すブロック図。
すブロック図。
【図２】（ａ），（ｂ）は図１に用いる重み制御信号の
うち、２倍を制御する信号および重み０を制御する信号
を得る論理回路例の回路図。
うち、２倍を制御する信号および重み０を制御する信号
を得る論理回路例の回路図。
【図３】従来例の間引きフィルタの構成を示すブロック
図。
図。
１１ オーバサンプリングＡＤＣ １２，１３ Ｄ型フリップフロップ（Ｄ−ＦＦ） １４ 制御論理部 １５，１５ａ ＲＯＭ １６ スケーラ １７ 加減算器 １８ レジスタ ２１，２５ ＯＲゲート ２２ ３入力ＮＡＮＤゲート ２３，２４，２７ ２入力ＮＡＮＤゲート ２６ インバータ付ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 17/00 - 17/08
Claims (1)
- 【請求項１】 オーバサンプリングＡＤ変換された相連
続する３個の１ビットデータを保持するデータ保持手段
と、予め記憶された所定フィルタ係数を出力するメモリ
手段と、このメモリ手段からのフィルタ係数の０倍，±
１倍および±２倍をとるスケーラと、前記データ保持手
段に保持された相連続する３個のデータが２回入力され
るごとにこの相連続する３個のデータにより前記スケー
ラと加減算に対する制御を行う論理制御部と、累算結果
を保持するレジスタと、このレジスタの出力と前記スケ
ーラの出力と前記累算結果とを加減算して前記レジスタ
に入力する加減算手段とを備えることを特徴とする間引
きフィルタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003511A JP3042125B2 (ja) | 1992-01-13 | 1992-01-13 | 間引きフィルタ |
| DE69303183T DE69303183T2 (de) | 1992-01-13 | 1993-01-13 | Dezimationsfilter mit zwei in Reihe geschalteten Filtern |
| EP93300191A EP0552020B1 (en) | 1992-01-13 | 1993-01-13 | Subsampling filter comprising two filters in succession |
| US08/003,619 US5455783A (en) | 1992-01-13 | 1993-01-13 | Subsampling filter comprising two filters in succession |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003511A JP3042125B2 (ja) | 1992-01-13 | 1992-01-13 | 間引きフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218801A JPH05218801A (ja) | 1993-08-27 |
| JP3042125B2 true JP3042125B2 (ja) | 2000-05-15 |
Family
ID=11559389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003511A Expired - Fee Related JP3042125B2 (ja) | 1992-01-13 | 1992-01-13 | 間引きフィルタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5455783A (ja) |
| EP (1) | EP0552020B1 (ja) |
| JP (1) | JP3042125B2 (ja) |
| DE (1) | DE69303183T2 (ja) |
Families Citing this family (8)
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| US5463569A (en) * | 1994-06-24 | 1995-10-31 | General Electric Company | Decimation filter using a zero-fill circuit for providing a selectable decimation ratio |
| US5590065A (en) * | 1994-08-10 | 1996-12-31 | Crystal Semiconductor Corporation | Digital decimation filter for delta sigma analog-to-digital conversion with reduced hardware compelexity |
| US5901176A (en) * | 1997-04-29 | 1999-05-04 | Hewlett-Packard Company | Delta-sigma pulse width modulator control circuit |
| JP3349688B2 (ja) | 1999-11-05 | 2002-11-25 | 松下電器産業株式会社 | 移動体通信端末装置 |
| US6507350B1 (en) * | 1999-12-29 | 2003-01-14 | Intel Corporation | Flat-panel display drive using sub-sampled YCBCR color signals |
| WO2017037880A1 (ja) * | 2015-09-01 | 2017-03-09 | 日本電気株式会社 | Δς変調器、送信機及び積分器 |
| JP6953541B2 (ja) | 2017-03-01 | 2021-10-27 | シー・アール・バード・インコーポレーテッドＣ Ｒ Ｂａｒｄ Ｉｎｃｏｒｐｏｒａｔｅｄ | カテーテル挿入装置 |
| US11082054B1 (en) * | 2020-06-26 | 2021-08-03 | Intel Corporation | Apparatus and method for time-interleaved analog-to-digital conversion |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4733403A (en) * | 1986-05-12 | 1988-03-22 | Motorola, Inc. | Digital zero IF selectivity section |
| FR2627647B1 (fr) * | 1988-02-24 | 1995-04-14 | Alcatel Thomson Faisceaux | Filtre numerique a decimation integree |
| JPH0221713A (ja) * | 1988-07-11 | 1990-01-24 | Mitsubishi Heavy Ind Ltd | ディジタルフィルタリング装置 |
| JPH0284426U (ja) * | 1988-12-19 | 1990-06-29 | ||
| JP2570874B2 (ja) * | 1990-01-12 | 1997-01-16 | 日本電気株式会社 | デシメータ回路 |
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