JP2570874B2 - デシメータ回路 - Google Patents
デシメータ回路Info
- Publication number
- JP2570874B2 JP2570874B2 JP2005086A JP508690A JP2570874B2 JP 2570874 B2 JP2570874 B2 JP 2570874B2 JP 2005086 A JP2005086 A JP 2005086A JP 508690 A JP508690 A JP 508690A JP 2570874 B2 JP2570874 B2 JP 2570874B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- data
- circuit
- counter
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005070 sampling Methods 0.000 claims description 19
- 238000012952 Resampling Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H2218/00—Indexing scheme relating to details of digital filters
- H03H2218/10—Multiplier and or accumulator units
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Computer Hardware Design (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Picture Signal Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ダウンサンプリングを伴うFIRフィルタ回
路から構成されるデシメータ回路に関する。
路から構成されるデシメータ回路に関する。
ΔΣ形ADコンバータのようにアナログ入力信号を高速
サンプリングしてデジタルデータに変換するADコンバー
タでは、高速サンプリングして得られたデジタルデータ
を所望のサンプリング周波数のデジタルデータに変換す
るデシメータ回路を用いている。
サンプリングしてデジタルデータに変換するADコンバー
タでは、高速サンプリングして得られたデジタルデータ
を所望のサンプリング周波数のデジタルデータに変換す
るデシメータ回路を用いている。
第３図は従来のデシメータ回路の一例のブロック図を
示す。このデシメータ回路は、サンプリング周波数ｆで
サンプリングされたデジタルデータを４回に１回間引き
してサンプリング周波数f/4のデジタル信号に変換する
機能を持ち、間引きに伴う折り返し雑音の発生を防止す
るための16タップFIRフィルタ回路と、周波数f/4でFIR
フィルタ出力をラッチするラッチ回路より構成されてい
る。図で、１は周波数ｆでサンプリングされた入力デー
タＸの入力信号線、31は入力信号線１よりデータを入力
しサンプリング周波数ｆの速度でシフト動作させる15段
のシフトレジスタ、32はシフトレジスタ31の各レジスタ
の出力データのフィルタ係数メモリ33から出力されるフ
ィルタ係数を乗算する乗算器、9aは乗算器33の出力デー
タの総和を計算する加算器、12aは加算器9aの出力を４
回に１回取り出すラッチ回路、13はラッチ回路の出力デ
ータＹの出力信号線、33は乗算器9aへ入力する16ワード
のフィルタ係数を記憶する係数メモリを示す。
示す。このデシメータ回路は、サンプリング周波数ｆで
サンプリングされたデジタルデータを４回に１回間引き
してサンプリング周波数f/4のデジタル信号に変換する
機能を持ち、間引きに伴う折り返し雑音の発生を防止す
るための16タップFIRフィルタ回路と、周波数f/4でFIR
フィルタ出力をラッチするラッチ回路より構成されてい
る。図で、１は周波数ｆでサンプリングされた入力デー
タＸの入力信号線、31は入力信号線１よりデータを入力
しサンプリング周波数ｆの速度でシフト動作させる15段
のシフトレジスタ、32はシフトレジスタ31の各レジスタ
の出力データのフィルタ係数メモリ33から出力されるフ
ィルタ係数を乗算する乗算器、9aは乗算器33の出力デー
タの総和を計算する加算器、12aは加算器9aの出力を４
回に１回取り出すラッチ回路、13はラッチ回路の出力デ
ータＹの出力信号線、33は乗算器9aへ入力する16ワード
のフィルタ係数を記憶する係数メモリを示す。
次の第１表は入力信号線１の入力データＸ、加算器9a
の出力データ及び出力信号線13の出力データＹのデータ
遷移を示した表である。
の出力データ及び出力信号線13の出力データＹのデータ
遷移を示した表である。
次に、従来技術によるデシメータ回路の処理を説明す
る。入力信号線１の時刻ｔにおけるデータをＸ（ｔ）と
すると、シフトレジスタ31は、入力信号線１から入力し
たデータを15クロック分保持し、入力データ及び各レジ
スタの出力はＸ（ｔ）、Ｘ（ｔ−１）、……、Ｘ（ｔ−
15）となる。乗算器32により入力データ及びシフトレジ
スタ31の各レジスタの出力データに係数メモリ33の出力
する係数データｃ（15）、ｃ（14）、…、ｃ（０）を掛
け合わせ、その結果を加算器9aにより加算する。従っ
て、第１表に示すように加算器9aの出力データは、ｃ
（15）・Ｘ（ｔ）＋ｃ（14）・Ｘ（ｔ−１）…ｃ（０）
・Ｘ（ｔ−15）となる。さらに、加算器9aの出力データ
は、周波数f/4のクロックでラッチ回路12aによりラッチ
されて出力される。
る。入力信号線１の時刻ｔにおけるデータをＸ（ｔ）と
すると、シフトレジスタ31は、入力信号線１から入力し
たデータを15クロック分保持し、入力データ及び各レジ
スタの出力はＸ（ｔ）、Ｘ（ｔ−１）、……、Ｘ（ｔ−
15）となる。乗算器32により入力データ及びシフトレジ
スタ31の各レジスタの出力データに係数メモリ33の出力
する係数データｃ（15）、ｃ（14）、…、ｃ（０）を掛
け合わせ、その結果を加算器9aにより加算する。従っ
て、第１表に示すように加算器9aの出力データは、ｃ
（15）・Ｘ（ｔ）＋ｃ（14）・Ｘ（ｔ−１）…ｃ（０）
・Ｘ（ｔ−15）となる。さらに、加算器9aの出力データ
は、周波数f/4のクロックでラッチ回路12aによりラッチ
されて出力される。
〔発明が解決しようとする課題〕 上述した従来のデシメータ回路を実現する場合は、16
個の乗算器と16個のデータを１度に加算する加算器を用
いるか、もしくは入力データのサンプリング周波数ｆの
16倍の速度で演算可能な高速な乗算器及び加算器と周波
数ｆの16倍の速度でアクセス可能な係数メモリを用いる
必要があり、また15段のシフトレジスタも必要となる。
従って、大規模な回路構成となり、高速動作が必要とな
るという問題点を持つ。
個の乗算器と16個のデータを１度に加算する加算器を用
いるか、もしくは入力データのサンプリング周波数ｆの
16倍の速度で演算可能な高速な乗算器及び加算器と周波
数ｆの16倍の速度でアクセス可能な係数メモリを用いる
必要があり、また15段のシフトレジスタも必要となる。
従って、大規模な回路構成となり、高速動作が必要とな
るという問題点を持つ。
本発明の目的は、このような問題を解決し、係数メモ
リのアドレス発生回路を２つのカウンタを用いることに
よって構成し、間引きにより出力されないデータ演算処
理の部分を削除して簡単な構成で高速動作を軽減したデ
シメータ回路を提供することにある。
リのアドレス発生回路を２つのカウンタを用いることに
よって構成し、間引きにより出力されないデータ演算処
理の部分を削除して簡単な構成で高速動作を軽減したデ
シメータ回路を提供することにある。
本発明の構成は、サンプリング周波数ｆでサンプリン
グされた入力データをｎタップのFIRフィルタで処理
し、このFIRフィルタの出力データをf/m周波数で再サン
プリングするデシメータ回路において、前記サンプリン
グ周波数ｆのn/m進の周波数で動作するクロックにより
順次１カウントづつインクリメントする状態と２カウン
トづつインクリメントする状態とを切換えられるn/m進
カウンタと、前記クロックにより順次１カウントづつイ
ンクリメントするｎ進カウンタと、このｎ進カウンタの
出力値をデコードして前記n/m進カウンタのインクリメ
ント状態を切換える制御信号をつくる第１のデコーダ
と、前記ｎ進カウンタの出力値をm/n倍した値に前記n/m
進カウンタの出力値をｍ倍した値を加えた値をアドレス
とするアドレス回路と、このアドレス回路のアドレスに
従って所定のｎワードのフィルタ係数を出力する係数メ
モリと、この係数メモリから出力される係数を前記入力
データに乗算する乗算器と、前記係数メモリのアドレス
値をデコードする第２のデコーダと、この第２のデコー
ダ２の出力信号により加算出力データとクリアデータ
「０」とを切換えて出力するクリア回路と、このクリア
回路の出力データの入力し前記クロックでシフト動作し
て出力するn/m段のシフトレジスタと、このシフトレジ
スタの出力データとこの加算器の出力を前記第２のデコ
ーダの出力信号でラッチするラッチ回路とを有すること
を特徴とする。
グされた入力データをｎタップのFIRフィルタで処理
し、このFIRフィルタの出力データをf/m周波数で再サン
プリングするデシメータ回路において、前記サンプリン
グ周波数ｆのn/m進の周波数で動作するクロックにより
順次１カウントづつインクリメントする状態と２カウン
トづつインクリメントする状態とを切換えられるn/m進
カウンタと、前記クロックにより順次１カウントづつイ
ンクリメントするｎ進カウンタと、このｎ進カウンタの
出力値をデコードして前記n/m進カウンタのインクリメ
ント状態を切換える制御信号をつくる第１のデコーダ
と、前記ｎ進カウンタの出力値をm/n倍した値に前記n/m
進カウンタの出力値をｍ倍した値を加えた値をアドレス
とするアドレス回路と、このアドレス回路のアドレスに
従って所定のｎワードのフィルタ係数を出力する係数メ
モリと、この係数メモリから出力される係数を前記入力
データに乗算する乗算器と、前記係数メモリのアドレス
値をデコードする第２のデコーダと、この第２のデコー
ダ２の出力信号により加算出力データとクリアデータ
「０」とを切換えて出力するクリア回路と、このクリア
回路の出力データの入力し前記クロックでシフト動作し
て出力するn/m段のシフトレジスタと、このシフトレジ
スタの出力データとこの加算器の出力を前記第２のデコ
ーダの出力信号でラッチするラッチ回路とを有すること
を特徴とする。
次に、図面を用いて本発明を説明する。
第１図は本発明の一実施例のブロック図で、サンプリ
ング周波数ｆでサンプリングされた入力データを16（＝
ｎ）タップのFIRフィルタに通し、その出力を４（＝
ｍ）回に１回間引いて出力するデシメータ回路を示して
いる。図において、１は周波数ｆでサンプリングされた
入力データＸの入力信号線、２はサンプリング周波数ｆ
の４（＝n/m）倍で動作するクロックのクロック信号
線、３はデコーダ回路５の出力信号により、クロック２
で下位ビットよりインクリメントする状態と上位ビット
よりインクリメントする状態を切り換える機能を持つ２
ビットの４（＝n/m）進カウンタ、４はクロック信号線
２のクロックで順次１カウンタづつインクリメントする
４ビットの16（＝ｎ）進カウンタ、５はカウンタ４の出
力をデコードしカウンタ４の出力データが“15"の時カ
ウンタ３を上位ビットよりインクリメントしカウンタ４
の出力が０〜14の時、カウンタ３を下位ビットよりイン
クリメントするように制御する制御信号を生成するデコ
ーダ、６はカウンタ４の出力値を1/4（＝m/n）倍した値
にカウンタ３の出力値を４（＝ｍ）倍した値を加えた
値、つまり、カウンタ４の出力の上位２ビットを下位２
ビット、カウンタ３の出力の２ビットの上位２ビットに
割り付けた４ビットデータをアドレスとし16（＝ｎ）ワ
ードのフィルタ係数ｃ（０）〜ｃ（15）を出力する係数
メモリ、７は係数メモリ６のアドレス値をデコードし係
数メモリ６のアドレス値が「15」の時クリア回路10の出
力を「０」としてラッチ回路12に加算器９の出力をラッ
チするように制御する制御信号を生成するデコーダ、８
は入力信号線１の入力データと係数メモリ６から出力さ
れる係数を乗算する乗算器、９は乗算器８の出力とシフ
トレジスタ11の出力を加算する加算器、10はデコーダ７
の制御信号により加算器９の出力データと「０」とを切
り換えてシフトレジスタ11に入力するクリア回路、11は
クリア回路10の出力データを入力し、クロック信号線２
のクロックでシフト動作し加算器９へ出力する４（＝n/
m）段のシフトレジスタ、12はデコーダ７の制御信号に
より加算器９の出力をラッチするラッチ回路、13は出力
データＹの出力信号線である。
ング周波数ｆでサンプリングされた入力データを16（＝
ｎ）タップのFIRフィルタに通し、その出力を４（＝
ｍ）回に１回間引いて出力するデシメータ回路を示して
いる。図において、１は周波数ｆでサンプリングされた
入力データＸの入力信号線、２はサンプリング周波数ｆ
の４（＝n/m）倍で動作するクロックのクロック信号
線、３はデコーダ回路５の出力信号により、クロック２
で下位ビットよりインクリメントする状態と上位ビット
よりインクリメントする状態を切り換える機能を持つ２
ビットの４（＝n/m）進カウンタ、４はクロック信号線
２のクロックで順次１カウンタづつインクリメントする
４ビットの16（＝ｎ）進カウンタ、５はカウンタ４の出
力をデコードしカウンタ４の出力データが“15"の時カ
ウンタ３を上位ビットよりインクリメントしカウンタ４
の出力が０〜14の時、カウンタ３を下位ビットよりイン
クリメントするように制御する制御信号を生成するデコ
ーダ、６はカウンタ４の出力値を1/4（＝m/n）倍した値
にカウンタ３の出力値を４（＝ｍ）倍した値を加えた
値、つまり、カウンタ４の出力の上位２ビットを下位２
ビット、カウンタ３の出力の２ビットの上位２ビットに
割り付けた４ビットデータをアドレスとし16（＝ｎ）ワ
ードのフィルタ係数ｃ（０）〜ｃ（15）を出力する係数
メモリ、７は係数メモリ６のアドレス値をデコードし係
数メモリ６のアドレス値が「15」の時クリア回路10の出
力を「０」としてラッチ回路12に加算器９の出力をラッ
チするように制御する制御信号を生成するデコーダ、８
は入力信号線１の入力データと係数メモリ６から出力さ
れる係数を乗算する乗算器、９は乗算器８の出力とシフ
トレジスタ11の出力を加算する加算器、10はデコーダ７
の制御信号により加算器９の出力データと「０」とを切
り換えてシフトレジスタ11に入力するクリア回路、11は
クリア回路10の出力データを入力し、クロック信号線２
のクロックでシフト動作し加算器９へ出力する４（＝n/
m）段のシフトレジスタ、12はデコーダ７の制御信号に
より加算器９の出力をラッチするラッチ回路、13は出力
データＹの出力信号線である。
第２表は、入力信号線１のデータＸとカウンタ３の出
力、カウンタ４の出力、カウンタ３とカウンタ４の２つ
のカウンタ出力から生成される係数メモリ６のアドレ
ス、加算器９の出力、出力信号線13の出力データＹのデ
ータ遷移を示した表である。
力、カウンタ４の出力、カウンタ３とカウンタ４の２つ
のカウンタ出力から生成される係数メモリ６のアドレ
ス、加算器９の出力、出力信号線13の出力データＹのデ
ータ遷移を示した表である。
引続き第１図を用いて動作を説明する。カウンタ３及
びカウンタ４は、サンプリング周波数ｆの４倍の周波数
で動作するクロック信号線２のクロックで順次１カウン
タづつインクリメントする。但し、カウンタ３はデコー
ダ回路５の制御によりカウンタ４の出力が「15」となっ
た時は上位ビットよりインクリメントするため１カウン
タ分ずれる。また、係数メモリ６はカウンタ４の４ビッ
ト出力の上位２ビットを下位２ビットに、カウンタ３の
２ビット出力を上位２ビットに割当てた４ビットデータ
をアドレスとする。従って、カウンタ3,4の出力データ
及び係数メモリ６のアドレスデータが第１表に示すよう
に遷移し、一方、入力信号線１の入力データＸはサンプ
リング周波数ｆで遷移するため、入力信号線１の１サン
プルのデータに対して４飛びの４個のメモリアドレスが
指定され、またこの４個のメモリアドレスは各々入力デ
ータのサンプリング周期では０〜15まで順次１カウント
づつインクリメントされることになる。このようにアド
レスが指定される係数メモリ６からの係数データを乗算
器８で入力信号線１の入力データと乗算し、乗算器８の
出力データを加算器９においてシフトレジスタ11の出力
データと加算し、再度シフトレジスタ11へ入力する。
びカウンタ４は、サンプリング周波数ｆの４倍の周波数
で動作するクロック信号線２のクロックで順次１カウン
タづつインクリメントする。但し、カウンタ３はデコー
ダ回路５の制御によりカウンタ４の出力が「15」となっ
た時は上位ビットよりインクリメントするため１カウン
タ分ずれる。また、係数メモリ６はカウンタ４の４ビッ
ト出力の上位２ビットを下位２ビットに、カウンタ３の
２ビット出力を上位２ビットに割当てた４ビットデータ
をアドレスとする。従って、カウンタ3,4の出力データ
及び係数メモリ６のアドレスデータが第１表に示すよう
に遷移し、一方、入力信号線１の入力データＸはサンプ
リング周波数ｆで遷移するため、入力信号線１の１サン
プルのデータに対して４飛びの４個のメモリアドレスが
指定され、またこの４個のメモリアドレスは各々入力デ
ータのサンプリング周期では０〜15まで順次１カウント
づつインクリメントされることになる。このようにアド
レスが指定される係数メモリ６からの係数データを乗算
器８で入力信号線１の入力データと乗算し、乗算器８の
出力データを加算器９においてシフトレジスタ11の出力
データと加算し、再度シフトレジスタ11へ入力する。
ここで、シフトレジスタ11はクロック信号線２のクロ
ックによってシフト動作する４段のシフトレジスタであ
るから、シフトレジスタ11の各レジスタでは係数メモリ
アドレスとして０〜15まで順次読出したフィルタ係数デ
ータｃ（０）〜ｃ（15）と入力信号線１の入力データＸ
との積和が保持さる。また、この積和結果はデコーダ７
の制御により係数メモリ６のアドレスが「15」となり係
数ｃ（15）と入力信号線１の入力データＸとの乗算結果
を加算した時にラッチ回路12でラッチ出力される。同時
にシフトレジスタ11にはクリア回路10によって「０」が
入力され、再びフィルタ係数ｃ（０）〜ｃ（15）と入力
信号線１の入力データＸとの積和計算の結果が保持され
る。このようにして、出力信号線13には入力信号線１の
入力データの４サンプルデータに１回、16タップFIRフ
ィルタの演算結果が出力される。
ックによってシフト動作する４段のシフトレジスタであ
るから、シフトレジスタ11の各レジスタでは係数メモリ
アドレスとして０〜15まで順次読出したフィルタ係数デ
ータｃ（０）〜ｃ（15）と入力信号線１の入力データＸ
との積和が保持さる。また、この積和結果はデコーダ７
の制御により係数メモリ６のアドレスが「15」となり係
数ｃ（15）と入力信号線１の入力データＸとの乗算結果
を加算した時にラッチ回路12でラッチ出力される。同時
にシフトレジスタ11にはクリア回路10によって「０」が
入力され、再びフィルタ係数ｃ（０）〜ｃ（15）と入力
信号線１の入力データＸとの積和計算の結果が保持され
る。このようにして、出力信号線13には入力信号線１の
入力データの４サンプルデータに１回、16タップFIRフ
ィルタの演算結果が出力される。
第２図は本発明の第２の実施例のブロック図で、サン
プリング周波数ｆでサンプリングされた入力データを15
（＝ｎ）タップのFIRフィルタに通し、その出力を５回
（＝ｍ）に１回間引いて出力するデシメータ回路を示し
ている。本実施例は、クロック信号線２のクロックがサ
ンプリング周波数ｆの３（＝n/m）倍で動作する。21は
デコーダ回路23の出力信号により、クロック信号線２の
クロックで１カウントづつインクリメントする状態と２
カウントづつインクリメントする状態を切り換える機能
を持つ３（＝n/m）進カウンタ、22はクロックで順次１
カウントづつインクリメントする15（＝ｎ）進カウン
タ、デコーダ回路23はカウンタ22の出力データをデコー
ダしてその出力データが「14」の時カウンタ21を２カウ
ントづつインクリメントし、その出力データが「０〜1
3」の時カウンタ21を１カウントづつインクリメントす
るように制御する制御信号を生成する。24はカウンタ21
の出力値を５（＝ｍ）倍する乗算器、25はカウンタ22の
出力値を1/3（＝m/n）倍する乗算器、26は乗算器24の出
力値に乗算器25の出力値を加算し係数メモリ6aのアドレ
スを生成する加算器、係数メモリ6aは加算器26の出力デ
ータをアドレスとして15ワードのフィルタ係数ｃ（０）
〜ｃ（14）を出力し、デコーダ７は係数メモリ6aのアド
レス値をデコードしそのアドレス値が「14」の時クリア
回路10の出力を「０」としラッチ回路12に加算器９の出
力をラッチするように制御する制御信号を生成する。３
段シフトレジスタ11aはクリア回路10の出力データを入
力しクロック信号線２のクロックでシフト動作し加算器
９へ出力する。
プリング周波数ｆでサンプリングされた入力データを15
（＝ｎ）タップのFIRフィルタに通し、その出力を５回
（＝ｍ）に１回間引いて出力するデシメータ回路を示し
ている。本実施例は、クロック信号線２のクロックがサ
ンプリング周波数ｆの３（＝n/m）倍で動作する。21は
デコーダ回路23の出力信号により、クロック信号線２の
クロックで１カウントづつインクリメントする状態と２
カウントづつインクリメントする状態を切り換える機能
を持つ３（＝n/m）進カウンタ、22はクロックで順次１
カウントづつインクリメントする15（＝ｎ）進カウン
タ、デコーダ回路23はカウンタ22の出力データをデコー
ダしてその出力データが「14」の時カウンタ21を２カウ
ントづつインクリメントし、その出力データが「０〜1
3」の時カウンタ21を１カウントづつインクリメントす
るように制御する制御信号を生成する。24はカウンタ21
の出力値を５（＝ｍ）倍する乗算器、25はカウンタ22の
出力値を1/3（＝m/n）倍する乗算器、26は乗算器24の出
力値に乗算器25の出力値を加算し係数メモリ6aのアドレ
スを生成する加算器、係数メモリ6aは加算器26の出力デ
ータをアドレスとして15ワードのフィルタ係数ｃ（０）
〜ｃ（14）を出力し、デコーダ７は係数メモリ6aのアド
レス値をデコードしそのアドレス値が「14」の時クリア
回路10の出力を「０」としラッチ回路12に加算器９の出
力をラッチするように制御する制御信号を生成する。３
段シフトレジスタ11aはクリア回路10の出力データを入
力しクロック信号線２のクロックでシフト動作し加算器
９へ出力する。
第３表は第２図の入力信号線１のデータＸとカウンタ
21,22の出力、係数メモリ6aのアドレス、加算器９の出
力および出力データＹのデータ遷移を示したものであ
る。
21,22の出力、係数メモリ6aのアドレス、加算器９の出
力および出力データＹのデータ遷移を示したものであ
る。
本実施例は、15タップのFIRフィルタ処理と５回に１
回の間引きを行うデシメータ回路であり、係数メモリの
アドレス生成に二つの乗算器と一つの加算器を用いてい
る。
回の間引きを行うデシメータ回路であり、係数メモリの
アドレス生成に二つの乗算器と一つの加算器を用いてい
る。
カウンタ21,22は、サンプリング周波数ｆの３倍の周
波数で動作するクロック信号線２のクロックで順次１カ
ウントづつインクリメントする。但し、カウンタ21はデ
コーダ23の制御によりカウンタ22の出力が「14」となっ
た時は２カウントインクリメントするため１カウント分
ずれる。また、係数メモリ6aのアドレスは、カウンタ21
の出力値を乗算器24により５倍した値と、カウンタ22の
出力値を乗算器25により1/3倍した値とを加算器26で加
算し生成される。従って、カウンタ21,22の各出力デー
タ及び加算器26の出力データ、つまり係数メモリ6aのア
ドレスデータが第２表に示すように遷移し、一方、入力
信号線１の入力データＸはサンプリング周波数ｆで遷移
するため、１サンプルの入力データ１に対して５飛びの
３個のメモリアドレスが指定され、また３個のメモリア
ドレスは各々入力データのサンプリング周期では「０〜
14」まで順次１カウントづつインクリメントされること
になる。
波数で動作するクロック信号線２のクロックで順次１カ
ウントづつインクリメントする。但し、カウンタ21はデ
コーダ23の制御によりカウンタ22の出力が「14」となっ
た時は２カウントインクリメントするため１カウント分
ずれる。また、係数メモリ6aのアドレスは、カウンタ21
の出力値を乗算器24により５倍した値と、カウンタ22の
出力値を乗算器25により1/3倍した値とを加算器26で加
算し生成される。従って、カウンタ21,22の各出力デー
タ及び加算器26の出力データ、つまり係数メモリ6aのア
ドレスデータが第２表に示すように遷移し、一方、入力
信号線１の入力データＸはサンプリング周波数ｆで遷移
するため、１サンプルの入力データ１に対して５飛びの
３個のメモリアドレスが指定され、また３個のメモリア
ドレスは各々入力データのサンプリング周期では「０〜
14」まで順次１カウントづつインクリメントされること
になる。
このようにアドレスが指定される係数メモリ6aから係
数データを乗算器８で入力信号線１の入力データと乗算
し、乗算器８の出力データを加算器９においてシフトレ
ジスタ11aの出力データと加算し、再度シフトレジスタ1
1aへ入力する。ここでシフトレジスタ11aはクロック信
号線２のクロックによってシフト動作する３段のシフト
レジスタであるから、その各レジスタでは係数メモリア
ドレスとして「０〜14」まで順次読出したフィルタ係数
データｃ（０）〜ｃ（14）と入力信号線１の入力データ
Ｘとの積和が保持さる。また、この積和結果はデコーダ
７の制御により係数メモリ6aのアドレスが「14」となり
係数ｃ（14）と入力信号線１の入力データＸとの乗算結
果を加算した時にラッチ回路12でラッチ出力される。同
時にシフトレジスタ11aにはクリア回路10によって
「０」が入力され、再びフィルタ係数ｃ（０）〜ｃ（1
4）と入力信号線１の入力データＸとの積和計算の結果
が保持される。このようにして、出力信号線13に入力信
号線１の入力データの５サンプリングデータに１回、15
タップFIRフィルタの演算結果が出力される。
数データを乗算器８で入力信号線１の入力データと乗算
し、乗算器８の出力データを加算器９においてシフトレ
ジスタ11aの出力データと加算し、再度シフトレジスタ1
1aへ入力する。ここでシフトレジスタ11aはクロック信
号線２のクロックによってシフト動作する３段のシフト
レジスタであるから、その各レジスタでは係数メモリア
ドレスとして「０〜14」まで順次読出したフィルタ係数
データｃ（０）〜ｃ（14）と入力信号線１の入力データ
Ｘとの積和が保持さる。また、この積和結果はデコーダ
７の制御により係数メモリ6aのアドレスが「14」となり
係数ｃ（14）と入力信号線１の入力データＸとの乗算結
果を加算した時にラッチ回路12でラッチ出力される。同
時にシフトレジスタ11aにはクリア回路10によって
「０」が入力され、再びフィルタ係数ｃ（０）〜ｃ（1
4）と入力信号線１の入力データＸとの積和計算の結果
が保持される。このようにして、出力信号線13に入力信
号線１の入力データの５サンプリングデータに１回、15
タップFIRフィルタの演算結果が出力される。
以上説明したように本発明は、シフトレジスタ、加算
回路、乗算回路の規模を縮小し、簡単な構成であるため
高速動作の軽減が出来、半導体集積回路化に効果があ
る。
回路、乗算回路の規模を縮小し、簡単な構成であるため
高速動作の軽減が出来、半導体集積回路化に効果があ
る。
第１図は、本発明の第１の実施例の16（＝ｎ）タップFI
Rフィルタと４（＝ｍ）回に１回の間引きを実現するデ
シメータ回路のブロック図、第２図は本発明の第２の実
施例のブロック図、第３図は従来のデシメータ回路の一
例を示すブロック図である。 １……周波数ｆでサンプリングされた入力データＸの入
力信号線、２……周波数（n/m）×ｆのクロック信号
線、３……１カウントづつインクリメントする状態と２
カウントづつインクリメントする状態を切り換える４
（＝n/m）進カウンタ、４……16（＝ｎ）進カウンタ、
5,23……カウンタ出力をデコードするデコーダ、6,6a…
…16,15ワードのフィルタ係数を記憶する係数メモリ、
７……係数メモリのアドレス値をデコードするデコー
ダ、８……入力データＸと係数メモリ６の係数値を乗算
する乗算器、９……シフトレシスタ11の出力値と乗算器
８の出力値を加算する加算器、9a……乗算器32の各出力
値の加算器、10……クリア回路、11,11a,4……３段シフ
トレジスタ、12,12a……出力ラッチ回路、13……出力デ
ータＹの出力信号線、21……１カウントづつまたは２カ
ウントづつインクリメントする状態を切り換えられる３
進カウンタ、22……15進カウンタ、24……カウンタ21の
出力値を５（＝ｍ）倍する乗算器、25……カウンタ22の
出力値を1/3（＝m/n）倍する乗算器、26……乗算器21,2
2の各出力値を加算し係数メモリのアドレスを生成する
加算器、31……15（＝ｎ−１）段のシフトレジスタ、32
……乗算器、33……16（＝ｎ）ワードのフィルタ係数を
記憶する係数メモリ。
Rフィルタと４（＝ｍ）回に１回の間引きを実現するデ
シメータ回路のブロック図、第２図は本発明の第２の実
施例のブロック図、第３図は従来のデシメータ回路の一
例を示すブロック図である。 １……周波数ｆでサンプリングされた入力データＸの入
力信号線、２……周波数（n/m）×ｆのクロック信号
線、３……１カウントづつインクリメントする状態と２
カウントづつインクリメントする状態を切り換える４
（＝n/m）進カウンタ、４……16（＝ｎ）進カウンタ、
5,23……カウンタ出力をデコードするデコーダ、6,6a…
…16,15ワードのフィルタ係数を記憶する係数メモリ、
７……係数メモリのアドレス値をデコードするデコー
ダ、８……入力データＸと係数メモリ６の係数値を乗算
する乗算器、９……シフトレシスタ11の出力値と乗算器
８の出力値を加算する加算器、9a……乗算器32の各出力
値の加算器、10……クリア回路、11,11a,4……３段シフ
トレジスタ、12,12a……出力ラッチ回路、13……出力デ
ータＹの出力信号線、21……１カウントづつまたは２カ
ウントづつインクリメントする状態を切り換えられる３
進カウンタ、22……15進カウンタ、24……カウンタ21の
出力値を５（＝ｍ）倍する乗算器、25……カウンタ22の
出力値を1/3（＝m/n）倍する乗算器、26……乗算器21,2
2の各出力値を加算し係数メモリのアドレスを生成する
加算器、31……15（＝ｎ−１）段のシフトレジスタ、32
……乗算器、33……16（＝ｎ）ワードのフィルタ係数を
記憶する係数メモリ。
Claims (2)
- 【請求項１】サンプリング周波数ｆでサンプリングされ
た入力データをｎタップのFIRフィルタで処理し、このF
IRフィルタの出力データをf/m周波数で再サンプリング
するデシメータ回路において、前記サンプリング周波数
ｆのn/m進の周波数で動作するクロックにより順次１カ
ウントづつインクリメントする状態と２カウントづつイ
ンクリメントする状態とを切換えられるn/m進カウンタ
と、前記クロックにより順次１カウントづつインクリメ
ントするｎ進カウンタと、このｎ進カウンタの出力値を
デコードして前記n/m進カウンタのインクリメント状態
を切換える制御信号をつくる第１のデコーダと、前記ｎ
進カウンタの出力値をm/n倍した値に前記n/m進カウンタ
の出力値をｍ倍した値を加えた値をアドレスとするアド
レス回路と、このアドレス回路のアドレスに従って所定
のｎワードのフィルタ係数を出力する係数メモリと、こ
の係数メモリから出力される係数を前記入力データに乗
算する乗算器と、前記係数メモリのアドレス値をデコー
ドする第２のデコーダと、この第２のデコーダ２の出力
信号により加算出力データとクリアデータ「０」とを切
換えて出力するクリア回路と、このクリア回路の出力デ
ータを入力し前記クロックでシフト動作して出力するn/
m段のシフトレジスタと、このシフトレジスタの出力デ
ータとこの加算器の出力を前記第２のデコーダの出力信
号でラッチするラッチ回路とを有することを特徴とする
デシメータ回路。 - 【請求項２】アドレス回路が、ｎ進カウンタの出力をm/
n倍する第２の乗算器と、n/m進カウンタの出力をｍ倍す
る第３の乗算器と、これら第2,第３の乗算器の出力を加
算する第２の加算器とからなるものである請求項（１）
記載のデシメータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005086A JP2570874B2 (ja) | 1990-01-12 | 1990-01-12 | デシメータ回路 |
| US07/641,153 US5109395A (en) | 1990-01-12 | 1991-01-14 | Decimetor circuit of simple construction and high speed operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005086A JP2570874B2 (ja) | 1990-01-12 | 1990-01-12 | デシメータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209912A JPH03209912A (ja) | 1991-09-12 |
| JP2570874B2 true JP2570874B2 (ja) | 1997-01-16 |
Family
ID=11601583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005086A Expired - Lifetime JP2570874B2 (ja) | 1990-01-12 | 1990-01-12 | デシメータ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5109395A (ja) |
| JP (1) | JP2570874B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635984A (en) * | 1991-12-11 | 1997-06-03 | Samsung Electronics Co., Ltd. | Multi-picture control circuit and method for electronic still camera |
| JP3042125B2 (ja) * | 1992-01-13 | 2000-05-15 | 日本電気株式会社 | 間引きフィルタ |
| AU7805794A (en) * | 1993-10-08 | 1995-05-04 | Genesis Microchip Inc. | Image filtering with an efficient implementation of high order decimation digital filters |
| AU3360401A (en) * | 1999-12-29 | 2001-07-16 | Systemonic Ag | Device and method for control of the data stream |
| KR100359823B1 (ko) * | 2000-06-22 | 2002-11-07 | 엘지전자 주식회사 | 필터 계수 생성 장치 |
| US7236557B1 (en) | 2003-07-11 | 2007-06-26 | Xilinx, Inc. | Counter-based clock multiplier circuits and methods |
| US7005900B1 (en) * | 2003-07-11 | 2006-02-28 | Xilinx, Inc. | Counter-based clock doubler circuits and methods with optional duty cycle correction and offset |
| US6906571B1 (en) | 2003-07-11 | 2005-06-14 | Xilinx, Inc. | Counter-based phased clock generator circuits and methods |
| US7367016B2 (en) * | 2003-07-14 | 2008-04-29 | Sun Microsystems, Inc. | Method and system for expressing the algorithms for the manipulation of hardware state using an abstract language |
| FR2978592B1 (fr) | 2011-07-29 | 2014-05-02 | Proton World Int Nv | Compteur en memoire non volatile |
| JP7306003B2 (ja) * | 2019-03-20 | 2023-07-11 | 株式会社リコー | 磁場計測装置および磁場計測方法 |
| FR3120759B1 (fr) | 2021-03-15 | 2023-02-17 | Proton World Int Nv | Compteur monotone |
| FR3120760B1 (fr) | 2021-03-15 | 2023-03-03 | Proton World Int Nv | Compteur Monotone |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4199719A (en) * | 1977-06-22 | 1980-04-22 | Caterpillar Tractor Co. | Instrument for measuring the speed in RPM of a rotating gear |
| US4741002A (en) * | 1985-06-10 | 1988-04-26 | General Electric Company | RMS calculation circuit |
| US4809221A (en) * | 1987-01-28 | 1989-02-28 | Megatest Corporation | Timing signal generator |
-
1990
- 1990-01-12 JP JP2005086A patent/JP2570874B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-14 US US07/641,153 patent/US5109395A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03209912A (ja) | 1991-09-12 |
| US5109395A (en) | 1992-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2570874B2 (ja) | デシメータ回路 | |
| Hiasat et al. | Residue-to-binary arithmetic converter for the moduli set (2/sup k/, 2/sup k/-1, 2/sup k-1/-1) | |
| Longa et al. | Area-efficient FIR filter design on FPGAs using distributed arithmetic | |
| US5566101A (en) | Method and apparatus for a finite impulse response filter processor | |
| JP2591864B2 (ja) | ディジタルフィルタ | |
| JPH0439811B2 (ja) | ||
| US6018754A (en) | Apparatus for filtering a signal utilizing recursion and decimation | |
| EP1105967B1 (en) | Multiplierless digital filtering | |
| JPH05235699A (ja) | サンプリング周波数変換装置 | |
| JP2000252795A (ja) | 移動平均フィルタ | |
| JP3042125B2 (ja) | 間引きフィルタ | |
| CN112491391A (zh) | 一种音频dac的插值滤波器实现结构 | |
| JPH06350399A (ja) | デジタル信号をろ波する方法及びデジタル・フィルタ・アーキテクチャ | |
| US5724395A (en) | Method and apparatus for filtering digital signals | |
| Shanthi et al. | HIGH SPEED AND AREA EFFICIENT FPGA IMPLEMENTATION OF FIR FILTER USING DISTRIBUTED ARITHMETIC. | |
| JPH03238911A (ja) | デシメータ回路 | |
| US6778600B1 (en) | Method of filtering and apparatus therefore | |
| CN116781041B (zh) | 一种具有高资源利用率的多速率变换滤波器 | |
| CN116505914B (zh) | 一种用于sigma-delta ADC的数字滤波器 | |
| JP3258938B2 (ja) | デシメーションフィルタ | |
| KR100369337B1 (ko) | 하프밴드(halfband)선형위상FIR(FiniteImpulseResponse)필터 | |
| Praveen et al. | An approach for fixed coefficient RNS-based FIR filter | |
| Living et al. | High performance distributed arithmetic FPGA decimators for video-frequency applications | |
| Babic et al. | Flexible down-sampling using CIC filter with non-integer delay | |
| JPH08335850A (ja) | 簡易デジタルフィルタ |