JPH0221713A - ディジタルフィルタリング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサを利用した各種コントロー
ラに内蔵するディジタルフィルタリング装置に関する。

〔従来の技術〕

近年、各攬コントローラのディジタル化に伴い、フィル
タ機能もアナログ回路で実現していたものを、フレキシ
ビリティ・低コスト・安定性を買ってディジタル化する
ものが増えている。ディジタルフィルタの中でも量子化
悪影響がなく、リミタトサイクル発振を生起せず、かつ
安全直線位相特性を実現できるＦＩＲ（Ｆｉｎｉｔｅ　
Ｉｍｐｕｌｓｅ　Ｒｅ５ｐｏｎｓｅ）型のフィルタが使
われることが多い。

ところが、ＦＩＲフィルタで成る程度の特性のものを作
るには、フィルタ次数が大きくなり従って演算時間も増
加することになる。特に高度な制御を行うために制御周
期は極限重縮める傾向にあシ、このようなサンプリング
周期の短いコントローラで、カットオフ周波数の低いフ
ィルタ機能を組込もうとする場合、上記の次数は美大な
ものに達する。このため多くの場合フィルタ特性を犠牲
にして次数を低減するか、発振等使用上問題なしとしな
いＩＩＲ（Ｉｎｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅ５
ｐｏｎｓｅ）型フ４／ｌ／りを採用する方法がとられて
いる。

〔発明が解決しようなする課題〕

このように、従来法では制御周期の短かい高度なコント
ローラで、良好な性質を持つＦＩＲＷフィルタを、低い
カットオフ周波数が取シ扱えると共に次数は必要最小限
に抑えたものにして組込むという好適な手段を持たなか
った。

そこで、本発明は最近の高速処理型コントローラであっ
ても、演算時間は増やさないで低周波数領域が扱えるＦ
’ＩＲ型フィルタを組込むことが可能になるディジタル
フィルタリング装置を提供することを目的とする。

〔課題を解決するための手段〕

上述の目的を達成する本発明は、制御周期の整数倍の周
期を持つフィルタ入力サンプリング周期を設定可能な第
１の手段と、前記制御周期に同期したデータを、目標と
するカットオフ周波数に応じて適当な間引き操作を行っ
て個数を低減し、これにエワてフィルタ次数を下げる第
２の手段とからなるものである。

〔作用〕 本発明は上記のようにすると、低い周波数領域を対象と
するＦＩＲ型フィルタを高速熟埋をコントローラの中に
組み込むことが可能とまる。

〔実施例〕

以下１本発明の一実施例について図面を参照して説明す
る。第１図は本発明装置の一実施例の構成を説明するた
めのブロック図でおる。１０は側周波数成分をろ過する
アンチエリアシング低域通過型のアナログフィルタ、１
ノはアナログフィルタ１０のアナログ出力をディジタル
に変換するアナログ・ディジタル（Ａ／Ｄ　）コンバー
タ、１２は制御周期Ｔ、毎に所望の演算を行い、この制
御演算結果２１を出力するコントローラの中核となる制
御演算部、１３は制御演算結果２１を記憶する制御周期
データメモリ、１４は抽出データメモリ、１５はＦＩＲ
型ディジタルフィルタ演算部、１６はディジタル・アナ
ログ（Ｄ／Ａ）コンバータ、１７は抽出周波数メモリ、
１８は抽出周波数設定部、２０はコントローラへのアナ
ログ入力信号、２１は後述するディジタルフィルタ演算
部１５への入力情報となる制御演算結果、２２はコント
ローラの出力の操作信号であるアナログ出力信号、２３
．２４は逓倍数を指示する抽出周波数情報である。本発
明の第１の手段はアナログフィルタ１ｏと、ＶＤコンバ
ータ１１と、制御演算部１２と制御周期データメモリ１
３と、抽出周波数設定部１８と、抽出周波数メモリｚ７
と、抽出データメモリ１４からなっている。また、本発
明の第２の手段は抽出周波数メモリ１７と、抽出データ
メモリ１４と、ディジタルフィルタ演算部１５とからな
っている。

上記ディジタルフィルタ演算部１５は、制御演算部１２
の後に配置する構成としているが、フィルタの位置・個
数は任意のものでよく、制御演算部１２に入る信号の前
処理フィルタ、るるいは多段につなげた構造のフィルタ
等でありても構わない。

次に第１図のように構成されたディジタルフィルタリン
グ装置の動作について説明する。アナログ入力信号２０
はエリアシング防止のアナログフィルタ１０によって、
制御周期（Ｔ３）の逆数（ｆ、＝Ａ／Ｄ：ｒンパータＩ
Ｉによってディジタル値に変換されて制御演算部１２の
入力信号となる。

制御演算部１２は、制御周期Ｔ、毎にこのアナログ入力
信号２Ｑの情報をもと廻して、所望の演算を行い、制御
演算結果２）を出力する。この制御演算結果２１は、制
御周期Ｔ８毎に第３図のようなリング状構造を持った制
御周期データメモリ１３の最古データ部へ書き込まれ、
制御周期データメモリ１３には、現時点から一定箇数（
メモリサイズ分）だけの過去データが保持される。

一方、抽出周波数設定部１８からは、あらかじめフィル
タ入力信号サンプリング周期Ｔｆを規定する逓倍数ｍが
入力され、抽出周波数メモリＩ７に記憶保持されている
。ここで、逓倍数ｍは次の関係に力るようフィルタのカ
ットオフ周波数と関連させて選択するｉＪ？ラメータで
ある。

さて、との逓倍数ｍの情報２ｓｔＣよって、制御周期デ
ータメモリ１３からフィルタ演算に用いるデータのみ抽
出され、データメモリ１４に移送記憶される。ディジタ
ルフィルタ演算部１５ではＦＩＲ型フィルタでおれば、
この抽出データをもとに次の演算−を行なう。

ここで、　ｘ（ｎＴ）：　フィルタ入力ｈ（ｋＴ）：フ
ィルタ係数 ｙ（ｎＴ）：フィルタ出力 ｐ　　　：　フィルタ次数 このとき上記（２）式の演算と各回の抽出データの関係
は第２図のように行う。（イ）は制御周期毎に得られる
制御演算結果２１（フィルタ入力候補信号）を示してお
り、（ロ）は時間刻み「０」からスタートして、１，２
，３．４と進んだとき、各制御周期毎にフィルタ入力と
して抽出するデータを表わす。

ここでは、ｍ　＝　４とした場合であり、原データの４
箇のうちの１つが使われることになる。ディジタルフィ
ルタ演算部１５自体は各制御周期毎に行うものであって
逓倍数だけ間引いて行うことはしない。

ディジタルフィルタ演算部１５のフィルタ出力信号はＤ
／Ａコンバータ１６．によってアナログ出力信号２２に
変換され、コントロール対象に伝達される。コントロー
ラの処理時間の制約からＦＩＲｍフィルタの次数が決ま
るとすれば、その次数と所望のフィルタのカットオフ周
波数から逓倍数ｍ値が定まるものであシ、制御周期デー
タメモリ１３の記憶データ点数をｔ、フィルタ次数をｐ
とすれば、 ｍ　（ｔ／ｐ　　　　　　　　（３） の関係を守って設定する必要がある。

以上のことにより、例えば制御周期１ｍ８のコントロー
ラで、カットオフ周波数１０　ＨｚのＦＩＲ型フィルタ
を演算時間の短い低い次数で実現できることになる。

〔発明の効果〕

以上述べた本発明によれば、フィルタの次数は固定した
ままでも、抽出周波数という可変な定数を設定し直すこ
とによりて、さまざまなカットオフ周波数のフィルタを
実現でき、極めて優れた効果を奏するディジタルフィル
タリング装置を提供できる。

【図面の簡単な説明】

第１図は本発明によるディジタルフィルタリング装置の
一実施例を示すブロック図、第２図は同実施例のフィル
タ入力信号周波数を可変にする機構を示す図、第３図は
同実施例のフィルタ入力候補データを蓄えるリング構造
のメモリを説明する図である。 １０・・・アナログフィルタ、１ノ・・・Ａ／Ｄコンバ
ータ、１２・・・制御演算部、１３・・・制御周期デー
タメモリ、１４・・・抽出データメモリ、１５・・・デ
イ・ゾタルフィルタｆｆｊＥ部、　　７　ｔ；・・・Ｄ
／Ａコンバータ、１２・・・抽出周波数メモリ、１８・
・・抽出周波数設定部。

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサを用いたコントローラに内蔵させる
   ディジタルフィルタにおいて、制御周期の整数倍の周期
   を持つフィルタ入力サンプリング周期を設定可能な第１
   の手段と、前記制御周期に同期したデータを、目標とす
   るカットオフ周波数に応じて適当な間引き操作を行って
   個数を低減し、これによってフィルタ次数を下げる第２
   の手段とからなるディジタルフィルタリング装置。