JP2943112B2 - デジタル信号処理装置 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、時系列で入力されるデータを所定のアルゴ
リズムに基いて処理し、時系列データとして出力するデ
ジタル信号処理装置に関する。 （ロ）従来の技術 一般に、音声や画像等のように我々の周囲に存在する
原始情報源は、アナログ信号であることが多い。このア
ナログ信号をデジタル的な手法によって処理するシステ
ムがデジタル信号処理装置（デジタル・シグナル・プロ
セッシング・システム:DSPシステム）である。 近年、デジタル回路のLSI化が急速に進み、ワンチッ
プ上にDSPシステムが容易に実現できるようになり、更
に、アナログ信号処理に比べて高精度処理が可能、パラ
メータの設定により任意の特性が安定して均一に得られ
る、無調整化が可能となる等の特徴を有するため、DSP
システムが急速に実用化されるようになった。また、DS
Pシステムの応用範囲は、音声信号処理、通信信号処
理、計測信号処理、画像信号処理、地震波信号処理、水
中音響信号処理等に広がり利用されている。 また、オーディオ分野に於いてもCD（コンパクト・デ
ィスク）プレーヤやDAT（デジタル・オーディオ・テー
プ）プレーヤの如く、オーディオ信号のデジタル処理化
が進むに伴って、オーディオ信号をデジタル処理するDS
Pシステムが実用化されている。 従来のDSPシステムは、デジタルフィルタを容易に形
成できるように第６図に示すアーキテクチャを有してい
る。 第６図に於いて、データバスBUSには、入出力回路（I
/O）（１）、データRAM（２）、乗算器（３）、演算回
路（ALU）（４）、アキュームレータ（ACC）（５）等が
接続され、データRAM（２）の出力とデータROM（６）の
出力が乗算器（３）に接続され、乗算器（３）の乗算結
果出力がALU（４）の一方の入力に印加されている。こ
れらの各回路は、プログラムROM（７）から順次読み出
される命令を解読するデコーダ（８）からその命令に応
じて出力されるマイクロコード信号によって制御され
る。 デジタルフィルタの実現に於いては Ｙ＝Ａ・x_i＋Ｂ・x_i-1＋Ｃ・x_i-2 …… という形の積和演算が繰返し表われる。このデジタルフ
ィルタをDSPシステムで実現する場合には、フィルタ内
の節点の計算順序を決定して、プログラムを作成し、そ
のプログラムをプログラムROM（７）に格納すると共に
データROM（６）内に計算式の定数を格納しておく。そ
して、プログラムを実行することにより、積和演算が為
され、演算結果はデータRAM（２）に順次記憶される。 （ハ）発明が解決しようとする問題点 第６図に示されたDSPシステムをオーディオ分野に使
用した場合、グラフィクイコライザ機能、バス・トレブ
ル、ラウドネス、ローブースト機能、サラウンド効果機
能等のオーディオに必要な機能を実現できるが、オーデ
ィオ信号は左と右の２チャンネルの信号があるため、上
述の機能を実現するための処理を左と右のチャンネルの
信号に各々施さなければならない。また、左と右のチャ
ンネルを独立して特性を変えるためには、各々異なった
定数をデータROMに書き込んでおかなければならない。 従って、CDプレーヤやDATプレーヤでは、信号のサン
プリング周期が44.1KHzや48KHzのように高い周波数であ
るため、上述の機能を実現するための処理をすべてサン
プリング周期の間に、左と右のチャンネルの各々に実行
し終えなければならない。ゆえに、DSPシステムの処理
速度に応じては、上述の機能のいずれかが実現できなく
なることもある。即ち、DSPシステムのスループットが
悪くなる欠点があった。 （ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて創作されたものであ
り、乗算器及びALUを有し入力されたデジタルデータを
演算処理する一対のデジタル処理回路と、前記各デジタ
ル処理回路内のデータ転送を行う一対のデータバスと、
プログラムが記憶されたプログラムメモリ、及び、該プ
ログラムを構成する命令を解読して制御信号を出力する
唯一の命令デコーダを有し、該制御信号により前記一対
のデジタル処理回路を制御する唯一の制御回路とを備
え、前記プログラム中の同一命令に基づき出力される同
一の前記制御信号を前記一対のデジタル処理回路に出力
し、該同一の制御信号に従って前記一対のデジタル処理
回路が入力されたデジタルデータを同時に演算処理する
ことにより、左と右のチャンネルの信号を同時に処理
し、スループットを向上したデジタル信号処理装置を提
供するものである。 （ホ）作用 上述の手段によれば、例えば、デジタルフィルタを実
現するプログラムが実行されると、制御回路から出力さ
れる制御信号により、一対のデジタル処理回路の各々が
同時に制御され、その結果、２つの入力データ、即ち、
左チャンネルと右チャンネルのデータに対して同時に積
和演算が為され、フィルタ動作が行われるのであり、従
来に比べて２倍のスループットが得られる。また、左と
右のチャンネルで異なったフィルタ特性を得る場合に
も、各々のデジタル処理回路に異なる定数を記憶させた
後、同一の積和演算を行うことで実現できる。 （へ）実施例 第１図は、本発明の実施例を示すブロック図であり、
一対のデジタル処理回路（９）（10）と、該デジタル処
理回路（９）（10）のデータバス（BUS1）（BUS2）（1
1）に接続されたデータ入出力回路（12）と、同様にデ
ータバス（11）に接続されたインターフェイス回路（1
3）と、これらデジタル処理回路（９）（10）、データ
入出力回路（12）、および、インターフェイス回路（1
3）の動作を制御する制御回路（14）とから構成された
オーディオ用のDSPシステムである。 データバス（11）は、各々８ビット×３の24ビット構
成である。データ入出力回路（12）は、入力端子INに外
部から印加された16ビットの左チャンネルと右チャンネ
ルのサンプリングデータ（例えば、CDプレーヤの場合は
サンプリング周波数が44.1KHzのデータ）をシリアルに
入力し、左チャンネルのデータはデータバス（11）のBU
S1に、右チャンネルのデータはデータバス（11）のBUS2
に送出し、更に、データバスBUS1に送出された処理済の
左チャンネルのデータとデータバスBUS2に送出された処
理済の右チャンネルのデータを受け取り、出力端子OUT
から交互にシリアル出力するものである。インターフェ
イス回路（13）は、DSPシステムとマイクロコンピュー
タ（不図示）の間のデータ送受を行うものであり、マイ
クロコンピュータから印加されたデジタルフィルタの定
数等をデータバス（11）に各々送出し、また、データバ
ス（11）に送出されたシステムステイタスデータ等を受
け取りマイクロコンピュータに送出するものである。 データ処理回路（９）は左チャンネルのデータ処理用
で、データ処理回路（10）は右チャンネルのデータ処理
用であり、各々全く同じ構成から成る。即ち、データ処
理回路（９）（10）は、データバス（11）、データRAM
（15）、定数RAM（16）、定数ROM（17）、アドレスポイ
ンタ（18）（19）（20）、乗算器（MUL）（21）、（AL
U）（22）、アキュームレータ（ACC）（23）、テンポラ
リーレジスタ（TMP1,TMP2,…）（24）を有している。デ
ータRAM（15）は、データ入出力回路（12）から送出さ
れた処理前のデータ及び演算処理後のデータを記憶する
24ビット×128の容量を持つ第１のRAMであり、データバ
ス（11）及び乗算器（21）の入力に接続される。定数RA
M（16）は、インターフェイス回路（13）から送出され
るデジタルフィルタの係数等の定数を記憶する16ビット
×256の容量を持つ第２のRAMであり、データバス（11）
及び乗算器（21）の他方の入力に接続される。アドレス
ポインタ（18）は、８ビットで構成されデータRAM（1
5）のアドレス指定を行うものであり、制御回路（14）
から出力されるマイクロコードINC1及びDEC1で制御さ
れ、保持しているアドレスデータをインクリメント（＋
１）及びデクリメント（−１）する機能を備えると共
に、プログラムによって任意の値が設定できるレジスタ
と、設定された値とアドレスデータを比較する回路を内
蔵し、アドレスデータをインクリメントした結果が設定
値を越えると「０」になり、デクリメントの結果が
「０」未満になると設定値になる機能、即ち、「０」と
設定値の間を循環する機能を有している。この循環アド
レス指定機能を使用してデジタルフィルタの積和演算を
簡単化している。（詳細は後述する。）また、アドレス
ポインタ（19）は、定数RAM（16）のアドレスを指定す
る10ビットのポインタであり、制御回路（14）から出力
されるマイクロコードINC2で制御され、アドレスデータ
をインクリメントする機能と、制御回路（14）から出力
されるマイクロコードCLEAR2によって「０」にクリアさ
れる機能を有している。更に、アドレスポインタ（20）
は、定数ROM（17）のアドレスを指定する８ビットのポ
インタであり、制御回路（14）から出力されるマイクロ
コードDEC3によってアドレスデータをデクリメントする
機能を有している。 乗算器（21）は、24ビット×16ビットの乗算をするも
のであり、Ａ入力は24ビット、Ｂ入力は16ビットで、そ
の乗算結果は１サイクル後に確定するものである。更
に、乗算器（21）のＡ入力とＢ入力には、入力選択回路
MPXAとMPXBが設けられ、入力選択回路MPXAは、制御回路
（14）からのマイクロコードＡ−BUSによりデータバス
（11）を選択し、マイクロコードＡ−DRAMによりデータ
RAM（15）を選択してＡ入力に印加し、入力選択回路MPX
Bは、マイクロコードＢ−BUSによりデータバス（11）を
選択し、マイクロコードＢ−CRAMにより定数RAM（16）
を選択し、マイクロコードＢ−CROMにより定数ROM（1
7）を選択してＢ入力に印加する。乗算結果は32ビット
で出力される。 ALU（22）は32ビットの演算回路であり、一方に入力
された32ビットの乗算結果と他方に入力された32ビット
のACC（23）のデータをマイクロコードADDによって加算
処理して、その結果をACC（23）に転送する。ACC（23）
の32ビットのうち、上位24ビットはデータバス（11）と
接続され、下位８ビットは補助バス（25）によってテン
ポラリーレジスタ（24）の下位８ビットと接続されてい
る。テンポラリーレジスタ（24）は、32ビットのレジス
タTMP1,TMP2…TMP8で構成され、32ビットのデータを最
大８個保持するレジスタであり、各々の上位24ビットは
データバス（11）と接続される。データバス（11）と補
助バス（25）によって、テンポラリーレジスタ（24）と
ACC（23）間で32ビットデータの転送が行われる。 制御回路（14）は、プログラムを記憶するプログラム
ROM（26）と、プログラムROM（26）のアドレスを指定す
るプログラムカウンタ（PC）（27）と、読み出された命
令を解読するインストラクションデコーダ（Ｉ−DEC）
（28）とを有する。プログラムROM（26）は、32ビット
×512の容量を有し、デジタルフィルタを実現するため
のプログラム、及び、その他必要なプログラムが格納さ
れる。インストラクションデコーダ（28）は、命令を解
読してマイクロコードを出力するものであり、アドレス
ポインタ（18）（19）（20）を制御するINC1,INC2,DEC
1,CLEAR2,DEC3や、入力選択回路MPXA,MPXBを制御する。
Ａ−BUS,A−DRAM,B−BUS,B−CRAM,B−CROM、あるいはAL
U（22）を制御するADD,THR等を出力する。このマイクロ
コードは、各々データ処理回路（９）（10）の各部の共
通する回路に印加されるため、一つの命令の実行によっ
てデータ処理回路（９）（10）を同時に同一の制御が行
われる。 第１図に示されたDSPシステムに於いて、デジタルフ
ィルタを構成するために必要な命令の例を第２図に示
す。第２図に於いて、MUL命令は乗算命令であり、乗算
器（21）の入力Ａ及び入力Ｂに入力される対象を選択
し、乗算を行わせるものである。AP命令は、アドレスポ
インタ（18）（19）（20）のインクリメント、デクリメ
ントあるいはクリアを行うものである。ALU命令はALU
（22）の制御命令であり、ALUADDは、入力された２つの
データをALU（22）で加算し、加算結果をACC（23）に保
持させ、ALUTHRは、乗算器（21）からの乗算結果をその
ままACC（23）に保持させる命令である。RAM1D,TMP1D,T
MP2Dはストア命令であり、データバス（11）のデータを
データRAM（15）、テンポラリーレジスタ（24）に記憶
させる。ACCS,TMP1S,TMP2Sは、転送命令であり、ACC（2
3）、テンポラリーレジスタ（24）のデータをデータバ
ス（11）及び補助バス（25）に送出する命令である。 ところで、オーディオの信号処理に於いて、グラフィ
ックイコライザを実現する場合、 y_i＝x_iA＋x_i-1B＋x_i-2C＋y_i-1D＋y_i-2E （A,B,C,D,Eは定数） で表わされる積和演算によって実現される帯域デジタル
フィルタを複数段縦続接続することによって得られる。 第３図は、２次の直接型IIRフィルタの帯域デジタル
フィルタを２段縦続接続することによって２バンドのグ
ラフィックイコライザを実現するものである。第３図に
於いて、（29）Z^-1は単位時間（ここではサンプリング
周期）の遅延素子であり、（30）は定数Ａ〜Ｊの乗算素
子、（31）は加算素子である。x_iはフィルタに入力され
る入力データであり、z_iはフィルタ出力である。オーデ
ィオシステムの場合、係るフィルタ処理は、左チャンネ
ルの信号及び右チャンネルの信号に対して行われなけれ
ばならないが、第１図に示されたDSPシステムでは、第
３図のデジタルフィルタを実現するプログラムの１回の
実行により、デジタル処理回路（９）（10）の両方が同
じ動作をするため、左チャンネルの信号と右チャンネル
の信号に対するフィルタ処理が同時に為される。 そこで、第１図に示されたDSPシステムに於いて、第
３図のデジタルフィルタを実現する動作を第４図及び第
５図を用いて説明する。 第４図は、第３図のデジタルフィルタを実現するプロ
グラムを示す図であり、第５図は、データRAM（15）と
定数RAM（16）に記憶されるデータの割り付け図であ
る。第４図のプログラムによって、定数の乗算をC,B,A,
E,D,H,G,F,J,Iの順で行うために、定数RAM（16）のアド
レス「０」から「９」までには、同一順序で定数が格納
される。一方、データRAM（15）にはx_i,y_i,z_iのデータ
が３アドレスおきに書き込まれているが、サンプリング
周期、即ち、一つの入力データx_i+1に対するフィルタ処
理期間毎に、１アドレスずらしてx_i+1,y_i+1,z_i+1を書き
込むことにより、遅延素子（29）による遅延データを作
成している。よって、第３図に示されたデジタルフィル
タの場合には、アドレスポインタ（18）は、「０」〜
「７」の循環アドレス指定、及び、アドレスポインタ
（19）は、「０」〜「９」の循環アドレス指定となるよ
うにプログラムによって設定しておく。 ここで、入力データx_iに対して第４図のプログラムの
ステップ「０」を実行する時点に於いて、データRAM（1
5）の内容が第５図の（イ）の如くであり、アドレスポ
インタ（18）（19）が共にアドレス「０」であるとき、
ステップ「０」が実行されると、乗算器（21）の入力Ａ
及びＢには、データRAM（15）のアドレス「０」に記憶
されているデータx_i-2（２サンプル前の入力データ）と
定数RAM（16）のアドレス「０」に記憶されている係数
Ｃが印加されるが、その乗算結果は、次のステップで確
定し出力される。また、ステップ「０」の最後に、命令
AP1INC,AP2INCにより、アドレスポインタ（18）（19）
が共にインクリメントされ、その内容が「１」となる。 ステップ「１」が実行されると、ステップ「０」と同
様にデータRAM（15）と定数RAM（16）が乗算器（21）の
入力として選択され、各々、アドレス「１」に記憶され
たデータx_i-1と定数Ｂが乗算器（21）に印加される。ま
た、前回のステップ「０」で乗算された結果は、命令AL
UTHRにより、ALU（22）を素通りしてACC（23）に最初の
乗算結果Ｃ・x_i-2がストアされる。ステップ「１」の最
後に、命令AP1INC,AP2INCにより、アドレスポインタ（1
8）（19）がインクリメントされ、その内容はアドレス
「２」となる。 次に、ステップ「２」が実行されると、命令MULA−BU
S,H−CRAMにより、乗算器（21）の入力Ａにはデータバ
ス（11）、入力Ｂには定数RAM（16）が選択される。一
方、命令TMP1Sにより、テンポラリーレジスタTMP1の内
容がデータバス（11）に送出され、命令RAM1Dにより、
データバス（11）に送出されたデータが、アドレスポイ
ンタ（18）で指定されるデータRAM（15）のアドレス
「２」にストアされる。このとき、テンポラリーレジス
タTMP1には、サンプリング周期毎にデータ入力回路（1
2）に外部から印加された入力データx_iが予めストアさ
れている。従って、入力データx_iは、乗算器（21）によ
って定数RAM（16）から読み出された定数Ａと乗算され
ると共に、データRAM（15）のアドレス「２」にストア
される。一方、命令ALUADDにより、ACC（23）にストア
されているＣ・x_i-2とステップ「１」の乗算結果Ｂ・x
_i-1の加算が行われ、その結果Ｂ・x_i-1＋Ｃ・x_i-2がACC
（23）にストアされる。ステップ「２」の最後に、アド
レスポインタ（18）（19）がインクリメントされ、その
内容はアドレス「３」となる。 ステップ「３」が実行されると、乗算器（21）の入力
Ａ及びＢには、データRAM（15）と定数RAM（16）のアド
レス「３」にストアされているデータy_i-2と定数Ｅが印
加され、命令ALUADDにより、ステップ「２」の乗算結果
Ａ・x_iとACC（23）の内容Ｂ・x_i-1＋Ｃ・x_i-2がALU（2
2）に於いて加算され、加算結果Ａ・x_i＋Ｂ・x_i-1＋Ｃ
・x_i-2がACC（23）にストアされる。ステップ「３」の
最後にアドレスポインタ（18）（19）がインクリメント
され、アドレス「４」となる。 ステップ「４」が実行されると、乗算器（21）の入力
Ａ及びＢには、データRAM（15）と定数RAM（16）のアド
レス「４」にストアされているデータy_i-1と定数Ｄが印
加され、命令ALUADDにより、ステップ「３」の乗算結果
Ｅ・y_i-2とACC（23）の内容Ａ・x_i＋Ｂ・x_i-1＋Ｃ・x
_i-2がALU（22）に於いて加算され、加算結果Ａ・x_i＋Ｂ
・x_i-1＋Ｃ・x_i-2＋Ｅ・y_i-2がACC（23）にストアされ
る。ステップ「４」の最後に、命令AP1DEC,AP2INCによ
り、アドレスポインタ（18）はデクリメントされて、ア
ドレス「３」となり、アドレスポインタ（19）はインク
リメントされてアドレス「５」となる。 ステップ「５」が実行されると、乗算器（21）の入力
Ａ及びＢには、データRAM（15）のアドレス「３」にス
トアされたデータy_i-2と定数RAM（16）のアドレス
「５」にストアされた定数Ｈが印加される。即ち、乗算
器（21）は、このステップ「５」から第３図に示された
デジタルフィルタの２段目の乗算を行う。一方、命令AL
UADDにより、ステップ「４」の乗算結果Ｄ・y_i-1とACC
（23）の内容Ａ・x_i＋Ｂ・x_i-1＋Ｃ・x_i-2＋Ｅ・y_i-2が
ALU（22）に於いて加算され、加算結果Ａ・x_i＋Ｂ・x
_i-1＋Ｃ・x_i-2＋Ｄ・y_i+1＋Ｅ・y_i-2がACC（23）にスト
アされる。このときのACC（23）の内容は、１段目のデ
ジタルフィルタの出力y_iとなる。ステップ「５」の最後
にアドレスポインタ（18）はインクリメントされてアド
レス「４」となり、アドレスポインタ（19）はインクリ
メントされてアドレス「６」となる。 ステップ「６」が実行されると、乗算器（21）の入力
Ａ及びＢには、データRAM（15）のアドレス「４」にス
トアされたデータy_i-1と定数RAM（16）のアドレス
「６」にストアされた定数Ｇが印加される。また、命令
ACCSにより、ACC（23）にストアされたデータy_iがデー
タバス（11）に送出され、命令TMP2Dにより、データバ
ス（11）に送出されたデータy_iがテンポラリーレジスタ
TMP2にストアされる。一方、命令ALUTHRにより、ステッ
プ「５」の乗算結果Ｈ・y_i-2は、ALU（22）を素通りし
てACC（23）にストアされる。ステップ「６」の最後に
アドレスポインタ（18）（19）はインクリメントされ
て、アドレス「５」とアドレス「７」になる。 ステップ「７」が実行されると、命令MULA−BUS,B−C
RAMにより、乗算器（21）の入力Ａ及びＢには、データ
バス（11）に送出されたデータと定数RAM（16）のアド
レス「７」にストアされた定数Ｆが印加される。また、
命令TMP2S及びRAM1Dにより、テンポラリーレジスタTMP2
にストアされたデータy_iは、データバス（11）に送出さ
れて乗算器（21）の入力Ａに印加されると共に、アドレ
スポインタ（18）で指定されたデータRAM（15）のアド
レス「５」にストアされる。一方、命令ALUADDによりス
テップ「６」の乗算結果Ｇ・y_i-1とACC（23）のＨ・y
_i-2がALU（22）に於いて加算され、その結果Ｇ・y_i-1＋
Ｈ・y_i-2がACC（23）にストアされる。ステップ「７」
の最後に、アドレスポインタ（18）（19）はインクリメ
ントされてアドレス「６」とアドレス「８」になる。 ステップ「８」が実行されると、乗算器（21）の入力
Ａ及びＢには、データRAM（15）のアドレス「６」にス
トアされたデータz_i-2と定数RAM（16）のアドレス
「８」にストアされた定数Ｊが印加され、一方ALU（2
2）に於いてステップ「７」の乗算結果Ｆ・y_iとACC（2
3）にストアされたデータＧ・y_i-1＋Ｈ・y_i-2が加算さ
れ、その結果Ｆ・y_i＋Ｇ・y_i-1＋Ｈ・y_i-2がACC（23）
にストアされる。ステップ「８」の最後にアドレスポイ
ンタ（18）（19）はインクリメントされて、アドレス
「７」とアドレス「９」になる。 ステップ「９」が実行されると、乗算器（21）の入力
Ａ及びＢには、データRAM（15）のアドレス「７」にス
トアされたデータz_i-1と定数RAM（16）のアドレス
「９」にストアされた定数Ｉが印加され、一方ALU（2
2）に於いて、ステップ「８」の乗算結果Ｊ・z_i-2とACC
（23）にストアされたデータＦ・y_i＋Ｇ・y_i-1＋Ｈ・y
_i-2が加算され、加算結果Ｆ・y_i＋Ｇ・y_i-1＋Ｈ・y_i-2
＋Ｊ・z_i-2がACC（22）にストアされる。ステップ
「９」の最後にアドレスポインタ（18）（19）はインク
リメントされると、アドレスポインタ（18）（19）は共
にアドレス「０」となる。 ステップ「10」が実行されると、乗算は行われず、ス
テップ「９」の乗算結果Ｉ・z_i-1とACC（23）にストア
されたデータＦ・y_i＋Ｇ・y_i-1＋Ｈ・y_i-2＋Ｊ・z_i-2が
ALU（22）に於いて加算され、その加算結果Ｆ・y_i＋Ｇ
・y_i-1＋Ｈ・y_i-2＋Ｉ・z_i-1＋Ｊ・z_i-2がACC（23）に
ストアされる。このときのACC（23）のデータは２段目
のデジタルフィルタの出力z_iとなる。 最後にステップ「11」が実行されると、命令ACCSによ
りACC（23）にストアされたデータz_iがデータバス（1
1）に送出され、命令RAM1Dにより、データバス（11）に
送出されたデータz_iがアドレスポインタ（18）で指定さ
れたデータRAM（15）のアドレス「０」にストアされ
る。ステップ「11」の最後に、アドレスポインタ（18）
がインクリメントされてアドレス「１」となる。従っ
て、次にステップ「０」から再びプログラムを実行する
際には、アドレスポインタ（18）でアドレスされるデー
タRAM（15）は、アドレス「１」からアクセスされるこ
とになり、前回のスタートアドレスより１アドレス先に
ずれる。 以上のステップ「０」〜「11」のプログラムを実行す
ることにより、入力データx_iに対するフィルタ処理が行
われ、データRAM（15）の内容が第５図（ロ）の如く変
化し、フィルタ出力z_iが得られる。また、次のサンプリ
ングデータx_i+1のフィルタ処理に対して、スタートアド
レスを１アドレス先に進めることにより、データx_i+1に
対する遅延データが得られる。従って、ステップ「０」
〜「11」のプログラムをサンプリングデータに対して繰
り返えし実行することにより、第５図（ハ）（ニ）の如
くデータRAM（15）が変化し、フィルタ出力z_i+1,z_i+2…
…が得られる。また、上述の動作は、デジタル処理回路
（９）（10）に於いて、同時に行われるため左チャンネ
ルと右チャンネルのフィルタ出力データが同時に得られ
る。更に、第４図のプログラムを実行する前に、デジタ
ル処理回路（９）と（10）の定数RAM（16）に記憶され
る定数を予め変えておくことにより、左チャンネルと右
チャンネルのフィルタ特性、即ち、グラフィックイコラ
イザのレベルを左右独立とすることができる。この場
合、定数RAM（16）への定数書き込みは、インターフェ
イス回路（13）にマイクロコンピュータから印加される
定数を定数RAM（16）へ転送することにより行われる。 （ト）発明の効果 上述の如く本発明によれば、デジタルフィルタを実現
するプログラムを実行することにより、同時に１組のデ
ジタル処理回路が動作し、１組のデジタルフィルタが実
現できるため、左チャンネルと右チャンネルのオーディ
オ信号のデジタル信号処理が、従来のプログラム長の約
半分で行え、サンプリング周期中に実現できる機能が増
す利点を有する。従って、スループットが向上した使用
し易いDSP装置が得られるものである。 更に、本発明では、一対のデジタル処理回路を制御す
るために、唯一の命令デコーダしか必要ないので、ハー
ドウエア構成も簡略化できる。

【図面の簡単な説明】 第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたブロック図でデジタルフィルタを実現す
るために必要な命令を示す図、第３図は２段接続された
２次の直接型IIRデジタルフィルタを示す図、第４図
は、第３図のデジタルフィルタを第１図の実施例で実現
するためのプログラムを示す図、第５図はデータRAM及
び定数RAMのアドレス割付図、第６図は従来例を示すブ
ロック図である。 （９）（10）……デジタル処理回路、（12）……データ
入出力回路、（13）……インターフェイス回路、（14）
……制御回路、（11）……データバス、（15）……デー
タRAM、（16）……定数RAM、（17）……定数ROM、（1
8）（19）（20）……アドレスポインタ、（21）……乗
算器、（22）……ALU、（23）……アキュームレータ（A
CC）、（24）……テンポラリーレジスタ、（25）……補
助バス、（26）……プログラムROM、（27）……プログ
ラムカウンタ、（28）……インストラクションデコー
ダ、（29）……遅延素子、（30）……乗算素子、（31）
……加算素子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大橋 秀紀 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 川口 正樹 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 昭61−16369（ＪＰ，Ａ) 特開 昭59−172065（ＪＰ，Ａ) 特開 昭61−110256（ＪＰ，Ａ) 特開 昭60−241130（ＪＰ，Ａ) 富田真治，並列計算機構成論，昭晃堂 （Ｓ61−11）Ｐ．100〜Ｐ130 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 15/16 G06F 15/80

Claims (1)

1. (57)【特許請求の範囲】 １．左右２チャンネルを有するステレオ方式のオーディ
   オ信号に信号処理を実行するデジタル信号処理装置であ
   って、 乗算器、ALU及び信号演算用の係数を記憶させたメモ
   リ、を有し、左右２チャンネルのオーディオ信号に対応
   して入力された第１及び第２のデジタルデータを各々処
   理する一対のデジタル処理回路と、前記一対のデジタル
   処理回路のデータ転送を各々行う一対のデータバスと、
   ALUを含まないと共に、前記一対のデジタル処理回路を
   制御するための唯一のプログラムが記憶された唯一のプ
   ログラムメモリ、及び、該プログラムを構成する命令を
   解読して制御信号を出力する唯一の命令デコーダを有
   し、該制御信号により前記一対のデジタル処理回路を制
   御する唯一の制御回路とを備え、前記プログラム中の同
   一命令に基づき出力される同一の前記制御信号を前記一
   対のデジタル処理回路に出力し、該同一の制御信号に従
   って前記一対のデジタル処理回路が入力された第１及び
   第２のデジタルデータを同時に演算処理することを特徴
   とするデジタル信号処理装置。 ２．前記一対のデータバスに共通に接続され、各データ
   バスと外部端子との間でデータの入出力を行うデータ入
   出力回路と、前記一対のデータバスに共通に接続され、
   各データバスと外部装置との間でデータの入出力を行う
   インターフェース回路とを備えたことを特徴とする特許
   請求の範囲第１項のデジタル信号処理装置。 ３．前記一対のデジタル処理回路と、前記一対のデータ
   バスと、前記制御回路と、前記データ入出力回路と、前
   記インターフェース回路とは、単一の半導体チップ上に
   形成されることを特徴とする特許請求の範囲第２項記載
   のデジタル処理装置。