JP2985244B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2985244B2 JP2985244B2 JP2181333A JP18133390A JP2985244B2 JP 2985244 B2 JP2985244 B2 JP 2985244B2 JP 2181333 A JP2181333 A JP 2181333A JP 18133390 A JP18133390 A JP 18133390A JP 2985244 B2 JP2985244 B2 JP 2985244B2
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- JP
- Japan
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- address
- arithmetic circuit
- storage means
- microprogram
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- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理におけるワークメモリの制御に利用
する。本発明はワークメモリの使用効率を向上させるこ
とができる情報処理装置と関する。
する。本発明はワークメモリの使用効率を向上させるこ
とができる情報処理装置と関する。
本発明は、マイクロプログラムにより制御される演算
回路と、ワーク用データ群を使用する命令を実行する別
の演算回路とが互いに排他的に演算を行う情報処理装置
において、 マイクロプログラムとマイクロプログラムにより操作
されるデータとを同一のメモリチップに格納することに
より、 メモリの使用効率を向上させるようにしたものであ
る。
回路と、ワーク用データ群を使用する命令を実行する別
の演算回路とが互いに排他的に演算を行う情報処理装置
において、 マイクロプログラムとマイクロプログラムにより操作
されるデータとを同一のメモリチップに格納することに
より、 メモリの使用効率を向上させるようにしたものであ
る。
従来、この種の情報処理装置は、第２図に示すように
マイクロプログラムによって制御される演算回路１と、
ワーク用データ群を使用する演算回路２と、マイクロプ
ログラムを格納する記憶手段30と、ワーク用データを格
納する記憶手段31と、マイクロプログラムの開始アドレ
スと記憶手段30の出力の一部である次マイクロ命令のア
ドレスとを切り換えるセレクタ40と、マイクロプログラ
ムのアドレスを保持するアドレスレジスタ（CAR）50
と、ワーク用データのアドレスを保持するアドレスレジ
スタ（ADR）51とを備える。
マイクロプログラムによって制御される演算回路１と、
ワーク用データ群を使用する演算回路２と、マイクロプ
ログラムを格納する記憶手段30と、ワーク用データを格
納する記憶手段31と、マイクロプログラムの開始アドレ
スと記憶手段30の出力の一部である次マイクロ命令のア
ドレスとを切り換えるセレクタ40と、マイクロプログラ
ムのアドレスを保持するアドレスレジスタ（CAR）50
と、ワーク用データのアドレスを保持するアドレスレジ
スタ（ADR）51とを備える。
このように構成された従来装置は、アドレスレジスタ
50が開始アドレスを受けると、以後の処理が終わるまで
アドレスレジスタ（CAR）50に保持されている情報をア
ドレスとした記憶手段30の出力の一部である次マイクロ
命令のアドレスがセットされ、残りの出力によって演算
回路１が制御される。
50が開始アドレスを受けると、以後の処理が終わるまで
アドレスレジスタ（CAR）50に保持されている情報をア
ドレスとした記憶手段30の出力の一部である次マイクロ
命令のアドレスがセットされ、残りの出力によって演算
回路１が制御される。
演算回路２は、記憶手段31上の処理されるデータのア
ドレスをアドレスレジスタ（ADR）51にセットし、次い
でアドレスレジスタ（ADR）51の情報をアドレスとした
記憶手段31の出力を処理する。また、演算回路２がデー
タを記憶手段31に書き込むときにはアドレスレジスタ
（ADR）51にワーク用データのアドレスをセットし、デ
ータを記憶手段31に転送し書き込む指示を出力する。
ドレスをアドレスレジスタ（ADR）51にセットし、次い
でアドレスレジスタ（ADR）51の情報をアドレスとした
記憶手段31の出力を処理する。また、演算回路２がデー
タを記憶手段31に書き込むときにはアドレスレジスタ
（ADR）51にワーク用データのアドレスをセットし、デ
ータを記憶手段31に転送し書き込む指示を出力する。
このような従来装置のように、ワード数の大きなメモ
リを使用してワード数の少ないスクラッチパッドメモリ
を構成する場合、メモリの一部しか使用できない欠点が
ある。
リを使用してワード数の少ないスクラッチパッドメモリ
を構成する場合、メモリの一部しか使用できない欠点が
ある。
本発明はこのような欠点を除去するもので、メモリを
有効に利用し使用効率を向上させることができる装置を
提供することを目的とする。
有効に利用し使用効率を向上させることができる装置を
提供することを目的とする。
〔課題を解決するための手段〕 本発明は、マイクロプログラムにより制御される第一
の演算回路と、ワーク用データ群を使用する命令を実行
する第二の演算回路とを備え、これら二つの演算回路が
排他的に演算を行う情報処理装置において、命令語をデ
コードして前記第一の演算回路と前記第二の演算回路と
のどちらで実行するかを判定するデコーダと、このデコ
ーダの出力を保持するモードレジスタと、前記第一の演
算回路を制御するマイクロ命令のアドレスを選択するマ
イクロプログラムアドレスセレクタと、このマイクロプ
ログラムアドレスセレクタの出力と前記第二の演算回路
で使用されるワーク用データ群のアドレスを前記モード
レジスタの内容により選択するデータアドレスセレクタ
と、このデータアドレスセレクタの出力を保持するアド
レスレジスタと、このアドレスレジスタに保持された情
報をアドレスとして前記第一の演算回路を制御するマイ
クロプログラムおよび前記第二の演算回路で使用するワ
ーク用データ群を保持する記憶手段とを備えたことを特
徴とする。
の演算回路と、ワーク用データ群を使用する命令を実行
する第二の演算回路とを備え、これら二つの演算回路が
排他的に演算を行う情報処理装置において、命令語をデ
コードして前記第一の演算回路と前記第二の演算回路と
のどちらで実行するかを判定するデコーダと、このデコ
ーダの出力を保持するモードレジスタと、前記第一の演
算回路を制御するマイクロ命令のアドレスを選択するマ
イクロプログラムアドレスセレクタと、このマイクロプ
ログラムアドレスセレクタの出力と前記第二の演算回路
で使用されるワーク用データ群のアドレスを前記モード
レジスタの内容により選択するデータアドレスセレクタ
と、このデータアドレスセレクタの出力を保持するアド
レスレジスタと、このアドレスレジスタに保持された情
報をアドレスとして前記第一の演算回路を制御するマイ
クロプログラムおよび前記第二の演算回路で使用するワ
ーク用データ群を保持する記憶手段とを備えたことを特
徴とする。
前記記憶手段は、前記モードレジスタにより前記第一
の演算回路が動作していると指示されたときには制御記
憶手段となり、前記モードレジスタにより前記第二の演
算回路が動作していると指示されたときにはワーク用デ
ータ記憶手段となることができる。
の演算回路が動作していると指示されたときには制御記
憶手段となり、前記モードレジスタにより前記第二の演
算回路が動作していると指示されたときにはワーク用デ
ータ記憶手段となることができる。
記憶手段が第一の演算回路を制御するマイクロプログ
ラムと、第二の演算回路で使用するワーク用データ群と
を保持し、第一の演算回路が動作していると指示された
ときには制御記憶手段として動作し、第二の演算回路が
動作していると指示されたときにはワーク用データの記
憶手段として動作する。
ラムと、第二の演算回路で使用するワーク用データ群と
を保持し、第一の演算回路が動作していると指示された
ときには制御記憶手段として動作し、第二の演算回路が
動作していると指示されたときにはワーク用データの記
憶手段として動作する。
これにより、メモリを有効に利用することができ、使
用効率を向上させることができる。
用効率を向上させることができる。
次に、本発明実施例を図面に基づいて説明する。第１
図は本発明実施例の構成を示すブロック図である。
図は本発明実施例の構成を示すブロック図である。
本発明実施例は、マイクロプログラムにより制御され
る演算回路１と、ワーク用データ群を使用する命令を実
行する演算回路２と、命令語をデコードして演算回路１
と演算回路２とのどちらで実行するかを判定するデコー
ダ６と、このデコーダ６の出力を保持するモードレジス
タ７と、演算回路１を制御するマイクロ命令のアドレス
を選択するマイクロプログラムアドレスセレクタ40と、
このマイクロプログラムアドレスセレクタ40の出力と演
算回路２で使用されるワーク用データ群のアドレスをモ
ードレジスタ７の内容により選択するデータアドレスセ
レクタ41と、このデータアドレスセレクタ41の出力を保
持するアドレスレジスタ５と、このアドレスレジスタ５
に保持された情報をアドレスとして演算回路１を制御す
るマイクロプログラムおよび演算回路２で使用するワー
ク用データ群を保持する記憶手段３とを備え、記憶手段
３は、モードレジスタ７により演算回路１が動作してい
ると指示されたときには制御記憶手段となり、モードレ
ジスタ７により演算回路２が動作していると指示された
ときにはワーク用データ記憶手段となるように構成され
る。
る演算回路１と、ワーク用データ群を使用する命令を実
行する演算回路２と、命令語をデコードして演算回路１
と演算回路２とのどちらで実行するかを判定するデコー
ダ６と、このデコーダ６の出力を保持するモードレジス
タ７と、演算回路１を制御するマイクロ命令のアドレス
を選択するマイクロプログラムアドレスセレクタ40と、
このマイクロプログラムアドレスセレクタ40の出力と演
算回路２で使用されるワーク用データ群のアドレスをモ
ードレジスタ７の内容により選択するデータアドレスセ
レクタ41と、このデータアドレスセレクタ41の出力を保
持するアドレスレジスタ５と、このアドレスレジスタ５
に保持された情報をアドレスとして演算回路１を制御す
るマイクロプログラムおよび演算回路２で使用するワー
ク用データ群を保持する記憶手段３とを備え、記憶手段
３は、モードレジスタ７により演算回路１が動作してい
ると指示されたときには制御記憶手段となり、モードレ
ジスタ７により演算回路２が動作していると指示された
ときにはワーク用データ記憶手段となるように構成され
る。
演算回路１はマイクロプログラムによって制御され、
演算回路２はワーク用データを使用しそのアドレスと書
き込みデータを出力する。記憶手段３は演算回路１を制
御するマイクロプログラムおよび演算回路２により処理
されたデータを格納する。マイクロプログラムアドレス
セレクタ40はマイクロプログラムの開始アドレスと記憶
手段３から出力された次マイクロ命令のアドレス情報を
選択し、データアドレスセレクタ41はマイクロプログラ
ムアドレスセレクタ40の出力と演算回路２から出力され
たワーク用データのアドレスを選択する。
演算回路２はワーク用データを使用しそのアドレスと書
き込みデータを出力する。記憶手段３は演算回路１を制
御するマイクロプログラムおよび演算回路２により処理
されたデータを格納する。マイクロプログラムアドレス
セレクタ40はマイクロプログラムの開始アドレスと記憶
手段３から出力された次マイクロ命令のアドレス情報を
選択し、データアドレスセレクタ41はマイクロプログラ
ムアドレスセレクタ40の出力と演算回路２から出力され
たワーク用データのアドレスを選択する。
また、アドレスレジスタ５はデータアドレスセレクタ
41の出力を保持し、デコーダ６は命令語をデコードして
命令が演算回路１で実行されるか演算回路２で実行され
るかを判定し、モードレジスタ７はデコーダ６の出力に
よりセットされる。
41の出力を保持し、デコーダ６は命令語をデコードして
命令が演算回路１で実行されるか演算回路２で実行され
るかを判定し、モードレジスタ７はデコーダ６の出力に
よりセットされる。
次に、このように構成された本発明実施例の動作につ
いて説明する。
いて説明する。
まず、命令語がデコーダ６でデコードされ、命令が演
算回路１で実行される場合、モードレジスタ７には１が
セットされ、次に、マイクロプログラムアドレスセレク
タ40が開始アドレスを受けて以後の処理が終わるまでア
ドレスレジスタ５に保持されている情報をアドレスとし
た記憶手段３の出力の一部、すなわち次マイクロプログ
ラムのアドレスが選択される。
算回路１で実行される場合、モードレジスタ７には１が
セットされ、次に、マイクロプログラムアドレスセレク
タ40が開始アドレスを受けて以後の処理が終わるまでア
ドレスレジスタ５に保持されている情報をアドレスとし
た記憶手段３の出力の一部、すなわち次マイクロプログ
ラムのアドレスが選択される。
データアドレスセレクタ41はモードレジスタ７が
「１」であるのでマイクロプログラムアドレスセレクタ
40の出力を選択し次マイクロ命令のアドレスを出力す
る。アドレスレジスタ５はデータアドレスセレクタ41の
出力を保持し、このアドレスレジスタ５の出力をアドレ
スとした記憶手段３の出力で演算回路１を制御する。こ
のとき演算回路２は動作しない。
「１」であるのでマイクロプログラムアドレスセレクタ
40の出力を選択し次マイクロ命令のアドレスを出力す
る。アドレスレジスタ５はデータアドレスセレクタ41の
出力を保持し、このアドレスレジスタ５の出力をアドレ
スとした記憶手段３の出力で演算回路１を制御する。こ
のとき演算回路２は動作しない。
次に、命令語がデコードされ命令が演算回路２で実行
される場合、モードレジスタ７が「０」のにセットされ
る。モードレジスタ７が「０」であるためデータアドレ
スセレクタ41が演算回路２の出力、すなわち記憶手段３
上の処理されるデータのアドレスを選択する。アドレス
レジスタ５はデータアドレスセレクタ41の出力を保持
し、演算回路２はアドレスレジスタ５の出力をアドレス
として記憶手段３にワーク用データを書き込むか、また
はアドレスレジスタ５の出力をアドレスとした記憶手段
３の出力を処理する。このとき演算回路１は動作しな
い。
される場合、モードレジスタ７が「０」のにセットされ
る。モードレジスタ７が「０」であるためデータアドレ
スセレクタ41が演算回路２の出力、すなわち記憶手段３
上の処理されるデータのアドレスを選択する。アドレス
レジスタ５はデータアドレスセレクタ41の出力を保持
し、演算回路２はアドレスレジスタ５の出力をアドレス
として記憶手段３にワーク用データを書き込むか、また
はアドレスレジスタ５の出力をアドレスとした記憶手段
３の出力を処理する。このとき演算回路１は動作しな
い。
以上説明したように本発明によれば、マイクロプログ
ラムとマイクロプログラムにより操作されるデータを同
一チップに格納することにより、メモリの使用効率を向
上させることができる効果がある。
ラムとマイクロプログラムにより操作されるデータを同
一チップに格納することにより、メモリの使用効率を向
上させることができる効果がある。
第１図は本発明実施例の構成を示すブロック図。 第２図は従来例の構成を示すブロック図。 １、２……演算回路、３、30、31……記憶手段、５……
アドレスレジスタ、６……デコーダ、７……モードレジ
スタ、40……マイクロプログラムアドレスセレクタ、41
……データアドレスセレクタ、50……アドレスレジスタ
（CAR）、51……アドレスレジスタ（ADR）。
アドレスレジスタ、６……デコーダ、７……モードレジ
スタ、40……マイクロプログラムアドレスセレクタ、41
……データアドレスセレクタ、50……アドレスレジスタ
（CAR）、51……アドレスレジスタ（ADR）。
Claims (3)
- 【請求項１】マイクロプログラムにより制御される第一
の演算回路と、 ワーク用データ群を使用する命令を実行する第二の演算
回路と を備え、 これら二つの演算回路が排他的に演算を行う情報処理装
置において、 命令語をデコードして前記第一の演算回路と前記第二の
演算回路とのどちらで実行するかを判定するデコーダ
と、 このデコーダの出力を保持するモードレジスタと、 前記第一の演算回路を制御するマイクロ命令のアドレス
を選択するマイクロプログラムアドレスセレクタと、 このマイクロプログラムアドレスセレクタの出力と前記
第二の演算回路で使用されるワーク用データ群のアドレ
スを前記モードレジスタの内容により選択するデータア
ドレスセレクタと、 このデータアドレスセレクタの出力を保持するアドレス
レジスタと、 このアドレスレジスタに保持された情報をアドレスとし
て前記第一の演算回路を制御するマイクロプログラムお
よび前記第二の演算回路で使用するワーク用データ群を
保持する記憶手段と を備えたことを特徴とする情報処理装置。 - 【請求項２】前記記憶手段は、前記モードレジスタによ
り前記第一の演算回路が動作していると指示されたとき
には制御記憶手段となる請求項１記載の情報処理装置。 - 【請求項３】前記記憶手段は、前記モードレジスタによ
り前記第二の演算回路が動作していると指示されたとき
にはワーク用データ記憶手段となる請求項１記載の情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181333A JP2985244B2 (ja) | 1990-07-09 | 1990-07-09 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181333A JP2985244B2 (ja) | 1990-07-09 | 1990-07-09 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0468439A JPH0468439A (ja) | 1992-03-04 |
| JP2985244B2 true JP2985244B2 (ja) | 1999-11-29 |
Family
ID=16098863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181333A Expired - Fee Related JP2985244B2 (ja) | 1990-07-09 | 1990-07-09 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985244B2 (ja) |
-
1990
- 1990-07-09 JP JP2181333A patent/JP2985244B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0468439A (ja) | 1992-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |