JP2737524B2 - トレース回路 - Google Patents
トレース回路Info
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- JP2737524B2 JP2737524B2 JP4078267A JP7826792A JP2737524B2 JP 2737524 B2 JP2737524 B2 JP 2737524B2 JP 4078267 A JP4078267 A JP 4078267A JP 7826792 A JP7826792 A JP 7826792A JP 2737524 B2 JP2737524 B2 JP 2737524B2
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- 239000002699 waste material Substances 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明は、トレース回路に関し、
特にマイクロ命令の実行アドレスをメモリに格納するア
ドレス・トレース回路に関する。
特にマイクロ命令の実行アドレスをメモリに格納するア
ドレス・トレース回路に関する。
【０００２】
【従来の技術】従来、この種のトレース回路としては、
マイクロ命令がブランチ系命令であれば実行アドレスを
アドレス・トレース・メモリに格納する方法があった。
マイクロ命令がブランチ系命令であれば実行アドレスを
アドレス・トレース・メモリに格納する方法があった。
【０００３】
【発明が解決しようとする課題】上述した従来のトレー
ス回路では、マイクロ命令がブランチ系命令である実行
アドレスをアドレス・トレース・メモリに格納するた
め、時間待ちをするようなＦ／Ｗルーチンではあまり意
味のない実行アドレスも格納されてしまう欠点があり、
また、プログラム全体の流れを把握するには限られた少
ないメモリ容量では把握できないという欠点があった。
本発明は、上記従来の課題を解決するためになされたも
のであり、時間待ちをするようなルーチンなどでのアド
レス・トレース・メモリの無駄を無くすことができ、ま
た、少ないメモリ容量でプログラム伝対の流れを把握す
ることができるトレース回路を提供することを目的とす
る。
ス回路では、マイクロ命令がブランチ系命令である実行
アドレスをアドレス・トレース・メモリに格納するた
め、時間待ちをするようなＦ／Ｗルーチンではあまり意
味のない実行アドレスも格納されてしまう欠点があり、
また、プログラム全体の流れを把握するには限られた少
ないメモリ容量では把握できないという欠点があった。
本発明は、上記従来の課題を解決するためになされたも
のであり、時間待ちをするようなルーチンなどでのアド
レス・トレース・メモリの無駄を無くすことができ、ま
た、少ないメモリ容量でプログラム伝対の流れを把握す
ることができるトレース回路を提供することを目的とす
る。
【０００４】
【課題を解決するための手段】本発明のトレース回路
は、実行アドレスを格納するアドレス・トレース・メモ
リ回路と、マイクロ命令デコード回路からのブランチ成
功信号によりその前のブランチ状態がブランチ不成功で
あるか、または、マイクロ命令デコード回路からのブラ
ンチ不成功信号によりその前のブランチ状態がブランチ
成功であるならばアドレス・トレース・メモリ回路のメ
モリ・アドレスの＋１動作を行うアドレス・トレース・
メモリ制御回路と、マイクロ・プログラムが格納されて
いるコントロール・ストレージ回路と、マイクロ命令が
一時格納されるマイクロ命令レジスタ回路と、マイクロ
命令レジスタ回路からのマイクロ命令をデコードするマ
イクロ命令デコード回路と、実行アドレスを制御するマ
イクロ・アドレス制御回路と、マイクロ・アドレス制御
回路の実行アドレスを＋１する実行アドレス生成回路
と、マイクロ・アドレス制御回路の実行アドレスを一時
格納するアドレス・トレース・ラッチ回路とを有してい
る。
は、実行アドレスを格納するアドレス・トレース・メモ
リ回路と、マイクロ命令デコード回路からのブランチ成
功信号によりその前のブランチ状態がブランチ不成功で
あるか、または、マイクロ命令デコード回路からのブラ
ンチ不成功信号によりその前のブランチ状態がブランチ
成功であるならばアドレス・トレース・メモリ回路のメ
モリ・アドレスの＋１動作を行うアドレス・トレース・
メモリ制御回路と、マイクロ・プログラムが格納されて
いるコントロール・ストレージ回路と、マイクロ命令が
一時格納されるマイクロ命令レジスタ回路と、マイクロ
命令レジスタ回路からのマイクロ命令をデコードするマ
イクロ命令デコード回路と、実行アドレスを制御するマ
イクロ・アドレス制御回路と、マイクロ・アドレス制御
回路の実行アドレスを＋１する実行アドレス生成回路
と、マイクロ・アドレス制御回路の実行アドレスを一時
格納するアドレス・トレース・ラッチ回路とを有してい
る。
【０００５】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例によるトレース回
路の構成を示すブロック図である。図１において、１は
マイクロ・アドレス制御回路２の実行アドレスを＋１す
る実行アドレス生成回路、２は実行アドレスを制御する
マイクロ・アドレス制御回路、３はマイクロ・プログラ
ムが格納されているコントロール・ストレージ回路）、
４はコントロール・ストレージ回路３からのマイクロ命
令を一時格納するマイクロ命令レジスタ回路、５はマイ
クロ命令レジスタ回路４のマイクロ命令をデコードする
マイクロ命令デコード回路、６はマイクロ命令デコード
回路５からのブランチ成功信号によりその前のブランチ
状態がブランチ不成功であるか、または、マイクロ命令
デコード回路５からのブランチ不成功信号によりその前
のブランチ状態がブランチ成功であるならば後述のアド
レス・トレース・メモリ回路８のメモリ・アドレスの＋
１動作を行うアドレス・トレース・メモリ制御回路、７
はマイクロ・アドレス制御回路の実行アドレスを一時格
納するアドレス・トレース・ラッチ回路、８はアドレス
・トレース・メモリ制御回路６からのメモリ・アドレス
にアドレス・トレース・ラッチ回路７の実行アドレスを
格納していくアドレス・トレース・メモリ回路である。
て説明する。図１は本発明の一実施例によるトレース回
路の構成を示すブロック図である。図１において、１は
マイクロ・アドレス制御回路２の実行アドレスを＋１す
る実行アドレス生成回路、２は実行アドレスを制御する
マイクロ・アドレス制御回路、３はマイクロ・プログラ
ムが格納されているコントロール・ストレージ回路）、
４はコントロール・ストレージ回路３からのマイクロ命
令を一時格納するマイクロ命令レジスタ回路、５はマイ
クロ命令レジスタ回路４のマイクロ命令をデコードする
マイクロ命令デコード回路、６はマイクロ命令デコード
回路５からのブランチ成功信号によりその前のブランチ
状態がブランチ不成功であるか、または、マイクロ命令
デコード回路５からのブランチ不成功信号によりその前
のブランチ状態がブランチ成功であるならば後述のアド
レス・トレース・メモリ回路８のメモリ・アドレスの＋
１動作を行うアドレス・トレース・メモリ制御回路、７
はマイクロ・アドレス制御回路の実行アドレスを一時格
納するアドレス・トレース・ラッチ回路、８はアドレス
・トレース・メモリ制御回路６からのメモリ・アドレス
にアドレス・トレース・ラッチ回路７の実行アドレスを
格納していくアドレス・トレース・メモリ回路である。
【０００６】図において、実行アドレス生成回路２で示
された実行アドレスは、マイクロ・アドレス制御回路２
を介して、コントロール・ストレージ回路３に入力され
る。また、本実行アドレスは、アドレス・トレース・ラ
ッチ回路７でラッチされる。コントロール・ストレージ
回路３では入力された実行アドレスに従い実行マイクロ
命令がマイクロ命令レジスタ回路４でラッチされ、ラッ
チされて実行マイクロ命令がマイクロ命令デコード回路
５でデコードされる。
された実行アドレスは、マイクロ・アドレス制御回路２
を介して、コントロール・ストレージ回路３に入力され
る。また、本実行アドレスは、アドレス・トレース・ラ
ッチ回路７でラッチされる。コントロール・ストレージ
回路３では入力された実行アドレスに従い実行マイクロ
命令がマイクロ命令レジスタ回路４でラッチされ、ラッ
チされて実行マイクロ命令がマイクロ命令デコード回路
５でデコードされる。
【０００７】デコードされた実行マイクロ命令がブラン
チ系の命令でないとき、アドレス・トレース・ラッチ回
路７でラッチしてある実行アドレスは、アドレス・トレ
ース・メモリ回路８に入力されるがアドレス・トレース
・メモリ制御回路６のメモリ・アドレスが変わらないた
め格納されない。
チ系の命令でないとき、アドレス・トレース・ラッチ回
路７でラッチしてある実行アドレスは、アドレス・トレ
ース・メモリ回路８に入力されるがアドレス・トレース
・メモリ制御回路６のメモリ・アドレスが変わらないた
め格納されない。
【０００８】デコードされた実行マイクロ命令がブラン
チ系の命令であるとき、マイクロ命令デコード回路５は
アドレス・トレース・メモリ制御回路６に対してブラン
チが成功したか不成功なのかを指示する。アドレス・ト
レース・メモリ制御回路６では、その前のマイクロ命令
デコード回路５からのブランチ状態と本実行命令のブラ
ンチ状態を比較し一致しているならばなにもしない（以
前の状態がブランチ成功であり今回の指示もブランチ成
功であるとき、または、以前の状態がブランチ不成功で
あり今回の指示もブランチ不成功であるとき）。従っ
て、アドレス・トレース・メモリ回路８のメモリ・アド
レスが変わらないため実行アドレスの格納は行われな
い。
チ系の命令であるとき、マイクロ命令デコード回路５は
アドレス・トレース・メモリ制御回路６に対してブラン
チが成功したか不成功なのかを指示する。アドレス・ト
レース・メモリ制御回路６では、その前のマイクロ命令
デコード回路５からのブランチ状態と本実行命令のブラ
ンチ状態を比較し一致しているならばなにもしない（以
前の状態がブランチ成功であり今回の指示もブランチ成
功であるとき、または、以前の状態がブランチ不成功で
あり今回の指示もブランチ不成功であるとき）。従っ
て、アドレス・トレース・メモリ回路８のメモリ・アド
レスが変わらないため実行アドレスの格納は行われな
い。
【０００９】もし、一致していなければ（以前の状態が
ブランチ成功で今回の指示がブランチ不成功であると
き、または、以前の状態がブランチ不成功で今回の指示
がブランチ成功であるとき）アドレス・トレース・メモ
リ回路８に対するメモリ・アドレスを＋１する。メモリ
・アドレスを＋１することによりアドレス・トレース・
ラッチ回路７で示された実行アドレスがアドレス・トレ
ース・メモリ回路８に格納される。
ブランチ成功で今回の指示がブランチ不成功であると
き、または、以前の状態がブランチ不成功で今回の指示
がブランチ成功であるとき）アドレス・トレース・メモ
リ回路８に対するメモリ・アドレスを＋１する。メモリ
・アドレスを＋１することによりアドレス・トレース・
ラッチ回路７で示された実行アドレスがアドレス・トレ
ース・メモリ回路８に格納される。
【００１０】例えば、図２に示すフローチャートにおい
て、今までは、［（Ａ）−（Ｄ）−（Ａ）−（Ｄ）−
（Ａ）−（Ｄ）−（Ｂ）］というデータがアドレス・ト
レース・メモリ回路８に格納されていたが、本方式で
は、［（Ａ）−（Ｂ）］のみがアドレス・トレース・メ
モリ回路８に格納される。
て、今までは、［（Ａ）−（Ｄ）−（Ａ）−（Ｄ）−
（Ａ）−（Ｄ）−（Ｂ）］というデータがアドレス・ト
レース・メモリ回路８に格納されていたが、本方式で
は、［（Ａ）−（Ｂ）］のみがアドレス・トレース・メ
モリ回路８に格納される。
【００１１】上記動作により、その前のブランチ状態と
違ったブランチ状態が発生したときのみ実行アドレスを
アドレス・トレース・メモリ回路８に格納することがで
きる。
違ったブランチ状態が発生したときのみ実行アドレスを
アドレス・トレース・メモリ回路８に格納することがで
きる。
【００１２】
【発明の効果】以上説明したように本発明は、その前の
ブランチ状態と違ったブランチが発生したときのみ実行
アドレスをアドレス・トレース・メモリ回路に格納する
ことにより、時間待ちをするようなルーチンなどでのア
ドレス・トレース・メモリの無駄を無くすことができ、
また、少ないメモリ容量でプログラム伝対の流れを把握
することができるといった効果がある。
ブランチ状態と違ったブランチが発生したときのみ実行
アドレスをアドレス・トレース・メモリ回路に格納する
ことにより、時間待ちをするようなルーチンなどでのア
ドレス・トレース・メモリの無駄を無くすことができ、
また、少ないメモリ容量でプログラム伝対の流れを把握
することができるといった効果がある。
【図面の簡単な説明】
【図１】 本発明の一実施例によるトレース回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】 Ｆ／Ｗルーチンのフローチャートである。
１ 実行アドレス生成回路 ２ 実行アドレス制御回路 ３ コントロール・ストレージ回路 ４ マイクロ命令レジスタ回路 ５ マイクロ命令デコード回路 ６ アドレス・トレース・メモリ制御回路 ７ アドレス・トレース・ラッチ制御回路 ８ アドレス・トレース・メモリ回路
Claims (1)
- 【請求項１】 実行アドレスを格納するアドレス・トレ
ース・メモリ回路と、 マイクロ命令デコード回路からのブランチ成功信号によ
りその前のブランチ状態がブランチ不成功であるか、ま
たは、マイクロ命令デコード回路からのブランチ不成功
信号によりその前のブランチ状態がブランチ成功である
ならば前記アドレス・トレース・メモリ回路のメモリ・
アドレスの＋１動作を行うアドレス・トレース・メモリ
制御回路と、 マイクロ・プログラムが格納されているコントロール・
ストレージ回路と、 マイクロ命令が一時格納されるマイクロ命令レジスタ回
路と、 前記マイクロ命令レジスタ回路からのマイクロ命令をデ
コードするマイクロ命令デコード回路と、 実行アドレスを制御するマイクロ・アドレス制御回路
と、 前記マイクロ・アドレス制御回路の実行アドレスを＋１
する実行アドレス生成回路と、マイクロ・アドレス制御
回路の実行アドレスを一時格納するアドレス・トレース
・ラッチ回路とを有することを特徴とするトレース回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078267A JP2737524B2 (ja) | 1992-02-28 | 1992-02-28 | トレース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078267A JP2737524B2 (ja) | 1992-02-28 | 1992-02-28 | トレース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05241895A JPH05241895A (ja) | 1993-09-21 |
| JP2737524B2 true JP2737524B2 (ja) | 1998-04-08 |
Family
ID=13657209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4078267A Expired - Fee Related JP2737524B2 (ja) | 1992-02-28 | 1992-02-28 | トレース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737524B2 (ja) |
-
1992
- 1992-02-28 JP JP4078267A patent/JP2737524B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05241895A (ja) | 1993-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |