JPH03260839A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、複数タスクを実行可能なマイクロコンピュー
タに係り、各タスクでユーザの必要とする実行速度性能
を実現することができ、該速度性能に応じて消費電力を
低減するに好適なマイクロコンピュータに関する。

【従来の技術】

従来、複数タスクの実行が可能なマイクロプロセッサと
しては、例えば、特公平１−２３８１２号、特開昭５６
−９９５４６号、及び情報処理学会第３７回（昭和６３
年後期）全国大会講演論文集の第１２３頁から第１２４
頁において論じられている。 一方、マイクロコンピュータの演算実行を無効化する命
令として、いわゆるＮＯＰ命令が知られている。このＮ
ＯＰ命令は、マイクロコンピュータの演算実行において
、実効上どの命令も実行しない場合と等価な命令である
。従って、ＮＯＰ命令が指定された実行ステップを、見
かけ上、空送りしたことになる。

【発明が解決しようとする課題】

上記従来技術では、ＮＯＰ命令を実行するときにも、Ｎ
ＯＰ命令が格納されているメモリからＮＯＰ命令を読み
出す必要がある１本願発明者らの検討によれば、通常メ
モリの読みだしに要する電流は大きく、ＮＯＰ命令が何
も演算を行わないことを意味するにも拘らず、ＮＯＰ命
令を実行しても消費電流はあまり少なくならないという
問題点が明らかになった。 又、複数タスクの実行において、実行するタスク数が少
なくてタスク実行速度が遅くてよい場合に、上記従来技
術では、必要とする実行性能を実現するために最適なタ
スク実行速度を設定し、なおかつ該実行性能に応じて消
費電力を制御（低減）することができないという問題が
あった。 本発明の目的は、タスクの実行性能に応じて消費電流を
低減することの可能なマイクロコンピュータを提供する
ことにある。

【課題を解決するための手段】

上記目的は、複数タスクを時分割で順に実行するマイク
ロコンピュータにおいて、どのタスクも実行しないとい
うタスクＮＯＰ命令を設け、このタスクＮＯＰ命令が指
定された場合に所定期間タスクを実行する機能動作を停
止することにより達成される。 より具体的な手段の例示としては、タスク実行のための
プログラムを格納するメモリ装置の読みだし動作を所定
期間停止する、あるいは、メモリ装置の出力を、前記メ
モリ装置の読みだしデータに拘らず、プログラムを実行
するための回路の機能動作を無効にする値に固定する手
段を有するものである。

【作用】

本発明では、複数タスクを時分割で順に実行するマイク
ロコンピュータにおいて、どのタスクをどのような順番
で実行するのかを決定する際に、どのタスクも実行しな
いというタスクＮＯＰ命令を設定可能としている。すな
わち、タスク実行列内の任意の個所に、任意の数のタス
クＮＯＰが設定可能となる。従って、各タスクで必要と
する実行性能によってタスクＮＯＰの数（期間）を調節
し、それぞれのタスクの実行順番が回ってくる頻度を、
実行性能に見合った適当な頻度に制御することができる
。 上記のようにタスクＮＯＰ命令が指定されたとき、タス
ク実行に係る各機能回路の機能動作を必要な期間停止し
、該機能回路の出力をそれまでの演算処理結果に影響を
与えない値に固定する。１このため、動作を停止した機
能回路で消費する電流を、停止している期間削減するこ
とができる。

【実施例】

以下、本発明の一実施例を図面を用いて説明する。 第１図は、複数タスクを時分割で順次並列に実行するこ
とのできるマイクロコンピュータのブロック図である。 第１図において、実行タスク制御用メモリ１０１にはタ
スク実行列が格納されている。各タスクはタスク番号に
よって識別され、実行タスク読みだしレジスタ１０２に
読みだされたタスク番号に対応するタスクを、選択的に
順次実行していく。 アドレス管理用レジスタファイル１０４は、各タスクに
対応するレジスタに、各タスクに対応するマイクロプロ
グラム格納用メモリ１０５に対するマイクロアドレスを
それぞれ保持している。マイクロアドレスは、実行タス
ク読みだしレジスタ１０２に読みだされたタスク番号を
もとにして、該タスク番号に対応するレジスタを選択的
に読みだすことにより生成する。その詳細な動作は、後
に第２図により説明する。 マイクロプログラム格納用メモリ１０５から読みだされ
た実行タスクのマイクロ命令は、マイクロ命令読みだし
レジスタ１０６に格納され、命令デコーダ１０７によっ
て解読された後、演算実行部１０８で実行される。 次アドレス生成部１０９では、演算結果１１０とマイク
ロ命令の次アドレス指定フィールドの内容から、次に実
行するマイクロ命令に対応するアドレスを生成する。 この次アドレスは、アドレス管理用レジスタファイル１
０４の対応するタスクのレジスタに書き込まれ、次に該
タスクの実行順番が回ってきたときに読みだされる。 実行タスク制御用メモリ１０１には、ｍ個のタスクを識
別するためのｎビットのタスク番号データが、実行順序
に従って順に格納されている。このｎビットのデータに
は、タスク番号に対応するコードのほか、タスクＮＯＰ
を識別するためのコードが少なくとも１つ含まれている
。このタスクＮＯＰに対応するコードは、タスクＮＯＰ
判定回路１０３で解読される。その結果がタスクＮＯＰ
なら、マイクロプログラム格納用メモリ１０５の読みだ
し動作を一時停止し消費電流の小さい待機状態とすると
共に、マイクロ命令読みだしレジスタ１０６の出力を所
定期間無効化する。この無効化とは、無効化したレジス
タ１０６の出力コードによって、その時点のレジスタ内
容等の内部状態を変化させないようにすることである。 すなわち。 無効化の期間のあとの命令実行結果が、無効化の期間が
無かった場合に較べて実効的に同じになる。 次に第２図を用いて、第１図のアドレス管理用レジスタ
ファイル１０４の動作の詳細を説明する。 ２０１は各タスクのマイクロアドレスを格納するレジス
タで、第１図のマイクロプログラム格納用メモリに対す
るアドレスとして必要なビット長を持ち、タスク数分の
レジスタを備えている。 レジスタ２０１の読みだし及び書き込み時の選択は、第
１図の実行タスク読みだしレジスタ１０２に読みだされ
たタスク番号に基づいて行なう。すなわち、第２図にお
いて、タスク番号はデコーダ２０２によってデコードさ
れ、読みだしセレクタ２０３によって当該タスク番号に
対応するレジスタの内容が読みだされる。又、当該タス
ク番号は、当該タスクの次に実行するマイクロアドレス
が生成されるまでデイレイ回路２０６によって遅延保持
され、デコーダ２０７によってデコードしたのち、書き
込みセレクタ２０８によって該アドレスを書き込むレジ
スタを選択する。 又、アドレスレジスタ２０１は、本マイクロコンピュー
タのリセット時に、初期状態として全てＯにリセットさ
れるものとする。 読みだしセレクタ２０３から読みだされたアドレスデー
タは、ａｌｌ’″Ｏ”判定回路２０４に入力される。ａ
ｌｌ”０”判定回路２０４は、入力されたアドレスデー
タが全てＯならば該アドレスデータをマイクロアドレス
とし、それ以外なら該アドレスデータを選択したタスク
番号をそのままマイクロアドレスとして出力するように
、セレクタ２０５を制御する。すなわち、各タスクの先
頭アドレスはそれぞれのタスク番号となっている。 次に第１図の実行タスク読みだしレジスタ１０２に読み
だされた内容がタスクＮＯＰの場合の、上記アドレス管
理用レジスタファイルの動作を説明する。 まず、タスクＮＯＰに対応するコードは、どのタスク番
号にも対応しないように設定されている。 従って、書き込みセレクタ２０８はどのアドレスレジス
タも選択せず、アドレスレジスタの内容は必要な期間変
化しない。 又、デコーダ２０２は、読みだしセレクタの出力がハイ
インピーダンス状態になるのを防ぐため、どれか１つの
アドレスレジスタを選択するようにしておく、このとき
、第１図のマイクロプログラム格納用メモリ１０５は読
みだし動作を停止し待機状態となっていることから、マ
イクロアドレスは任意の値で構わない。 次に、第３図を用いて、タスク実行シーケンス及びパイ
プライン制御の一例を説明する。実行パイプラインは１
次の６つのステージから成る。すなわち、実行タスクの
読みだしくＴＲＤ）、実行タスクの解読（ＴＤＣ）、プ
ログラムの読みだしくＰＲＤ）　、プログラムの解読（
ＰＤＣ）、プログラムの実行（ＰＥＸ）、及び次アドレ
スの書き込み（ＡＷＴ）ステージである。 以下、ステージ名は上記括弧内の略称で記述し、第１図
、及び第２図に示したマイクロコンピュータの構成と対
比させて、各ステージの動作、並びに各ステージ間の接
続関係を説明する。 ＴＲＤステージでは、第１図の実行タスク制御用メモリ
１０１からタスク番号を読みだし、タスク番号読みだし
レジスタ１０２に格納する。 ＴＤＣステージでは、該タスク番号を第２図のデコーダ
２０２で解読し、読みだしセレクタ２０３によって読み
だされた該タスクのアドレスをａｌｌ”Ｏ”判定回路２
０４及びセレクタ２０５を介してマイクロアドレスとし
て出力する。一方、該タスク番号は、第１図のタスクＮ
ＯＰ判定回路１０３によってタスクＮＯＰかどうかが判
定される。 ＰＲＤステージでは、タスクＮＯＰでなければ、上記マ
イクロアドレスをもとに、第１図のマイクロプログラム
格納用メモリ１０５からマイクロプログラムを読みだし
てマイクロ命令読みだしレジスタ１０６に格納する。但
し、タスクＮＯＰの場合は読みだし動作を行なわず、マ
イクロ命令読みだしレジスタ１０６の出力を無効化する
。 ＰＤＣステージでは、命令デコーダ１０７によって該マ
イクロプログラムを解読する。 ＰＥＸステージでは、演算実行部１０８によって該マイ
クロプログラムを実行する。 ＡＷＴステージでは、該マイクロプログラムの実行結果
１１０をもとに、次アドレス生成部によって、次に該タ
スクを実行するときのマイクロアドレスを生成し、第２
図の書き込みセレクタ２０８を介して、該タスクに対応
するアドレスレジスタに格納する。 このとき、該タスク番号は、デイレイ回路２０６によっ
てＰＲＤ、ＰＤＣｌＰＥＸの３ステ一ジ分遅延して保持
されている。 以上各ステージのパイプライン制御において。 リセット時、第１図のタスク番号読みだしレジスタ１０
２の出力をタスクＮＯＰに対応するコードに強制的にセ
ットすることにより、ＴＲＤ以降の各パイプラインステ
ージを全てタスクＮＯＰの状態としておくことができる
。こうすることによって、リセット解除後における各ス
テージの誤動作を防ぐことができる。 又、通常動作時においても、同様に第１図のタスク番号
読みだしレジスタ１０２の出力をタスクＮＯＰに対応す
るコードに強制的にセットすることにより、任意の時点
で任意の期間、タスクの実行を一時的に停止させること
ができる。すなわち、ＴＤＣ以降のパイプラインステー
ジに残っている情報を破壊することなく、順次実行しな
がらタスクＮＯＰを埋めていくことにより、内部状態を
保持しながら一時的な停止状態に移行することができる
。−時停止解除後の動作は、リセット解除後の動作と同
様に、各パイプラインステージに実行するタスクの情報
が到達した時点で、タスクＮＯＰ状態が順次実行状態に
移行していく。 第４図に、タスク実行列の一例を示す。 第４図（ａ）は、ＴＯｌＴｌ、Ｔ２．Ｔ３、Ｔ４という
タスクを、この順に繰返し実行する場合を示している。 この場合はどのタイムスロットにおいてもタスクを実行
しており、各タスク内のプログラム内容に拘らず、毎回
第１図のマイクロプログラム格納用メモリ１０５をアク
セスして実行命令を読みだしている。 一方、第４図（ｂ）では、５つのタイムスロットのうち
１つのタイムスロットでＴｏというタスクを実行してい
るだけで、他は全てタスクＮＯＰとなっている。従って
、第１図のマイクロプログラム格納用メモリ１０５をア
クセスする回数は。 第４図（ａ）の場合の５分の１になっている。従って、
マイクロプログラム格納用メモリの読みだし時に消費す
る電流を、５分の１に低減することができる。 次に、第５図を用いて、タスクＮＯＰ時にマイクロプロ
グラム格納用メモリの読みだし電流を低減する手段につ
いて説明する。この電流低減のための具体的な手段とし
ては以下に述べるようないくつかの手段があるが、第５
図においてはこれらを一括して示している。したがって
、以下の具体的手段のうちの少なくとも一つを実施すれ
ば足りるのであって、すべてを実施する必要はないこと
に留意する必要がある。 まず第１の手段は、タスクＮＯＰであることを示すタス
クＮＯＰ信号５００を用いて、該メモリのメモリマット
５１０内のメモリセル５０８を非選択とするものである
。すなわち、Ｘ−アドレスデコーダ５０６内のデコード
回路５０７の一人力としてタスクＮＯＰ信号５００を作
用させることにより、ワード線５１１を非選択状態とす
る。このようにすることにより、読みだし時にメモリセ
ル５０８を介して流れる電流をなくすことができる。 第２の手段は、Ｙ−アドレスデコーダの回路５０５に前
記タスクＮＯＰ信号を作用させることにより、Ｙ−スイ
ッチ５１２を遮断するものである。すなわち、ワード線
５１１によって選択されたメモリセルにつながるデータ
線５０９を、センスアンプ５０１から電気的に切り離す
、このようにすることにより、読みだし時にデータ線５
０９を介して流れる電流をなくすことができる。 第３の手段は、センスアンプ回路５０２に前記タスクＮ
０Ｐ（ｉ号を作用させることにより、センスアンプ回路
５０２を非動作状態とするものである。このようにする
ことにより、読みだし時にセンスアンプ回路内で消費す
る電流をなくすことができる。 さらに、図示はしないが上記以外の他の手段としては、
第１の手段と同様の手法により、メモリセルを介して流
れる電流が少ない特別のワード線を選択するようにする
手法もある。 以上の手段のうちから、使用するメモリ装置に適した少
なくとも一つの手段を用いることにより、タスクＮＯＰ
時における上記マイクロプログラム格納用メモリの読み
だし電流を低減することができる。 【発明の効果］ 本発明によれば、複数タスクを時分割で順次並列に実行
することが可能なマイクロコンピュータにおいて、どの
タスクも実行しないというタスクＮＯＰの期間を、任意
の時点で任意の期間だけ設定することができることから
、下記のような効果がある。 タスクＮＯＰの期間は消費電流が低減される。 従って、タスクを実行する期間Ｔ　ｅｘｃとタスクＮＯ
Ｐの期間Ｔ　ｎｏｐの比Ｔｅｘｃ／Ｔｎｏｐに比例して
、該マイクロコンピュータの消費電流を制御することが
可能となる。 又、タスクＮＯＰを設けることにより、タスク実行順序
及びタスクの実行速度を、ユーザの必要とする性能に任
意に設定することができる。 又、実行パイプラインの制御においては、パイプライン
の初期化及び−時停止機能を、パイプラインの上流ステ
ージのみに対する処理で実現することができる。すなわ
ち、タスク実行順序出力回路の出力信号を強制的にタス
クＮＯＰにセットするだけで、上記初期化及び−時停止
機能を実現することができる。従って、上記初期化及び
−時停止のための制御情報を、各パイプラインに対して
それぞれ遅延させて供給する回路が不要となる。

【図面の簡単な説明】

第１図は、複数タスクを時分割で順次並列に実行可能な
マイクロコンピュータのブロック図、第２図はアドレス
管理用レジスタファイルの詳細を示すブロック図、第３
図はパイプライン制御に関するタイミングを示す図、第
４図はタスク実行列の一例を示す図、第５図はマイクロ
プログラム格納用メモリの読みだし電流を低減する手段
を示す図である。 符号の説明 １０１・・・実行タスク制御用メモリ、１０２・・・実
行タスク読みだしレジスタ、１０３・・・タスクＮＯＰ
判定回路、１０４・・・アドレス管理用レジスタファイ
ル、１０５・・・マイクロプログラム格納用メモリ、１
０６・・・マイクロプログラム読みだしレジスタ、１０
７・・・命令デコーダ、１０８・・・演算実行部、１０
９・・・次アドレス生成部。 第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、複数のタスクを実行するためのタスク実行順序を設
   定する第１の機能回路と、該タスクを実行するための第
   ２の機能回路を備え、 前記第１の機能回路において、どのタスクも実行しない
   旨の特定の命令が設定可能であり、前記特定の命令が設
   定された場合、前記第２の機能回路の少なくとも１部の
   機能動作を所定期間停止する機能を有することを特徴と
   するマイクロコンピュータ。 ２、前記特定の命令が、タスクＮＯＰ命令であることを
   特徴とする請求項１記載のマイクロコンピュータ。 ３、前記第２の機能回路は、タスク実行のためのプログ
   ラムを格納するメモリ装置と、前記プログラムを実行す
   るための第３の機能回路を有し、前記タスクＮＯＰ命令
   が設定された場合、前記メモリ装置の読みだし動作を所
   定期間停止することを特徴とする請求項２記載のマイク
   ロコンピュータ。 ４、前記タスクＮＯＰ命令が設定された場合、前記メモ
   リ装置の出力を、前記メモリ装置の読みだしデータに拘
   らず、前記第３の機能回路の機能動作を無効にする値に
   固定する手段を有することを特徴とする請求項３項記載
   のマイクロコンピュータ。 ５、前記マイクロコンピュータの初期化時に、前記第１
   の機能回路の出力を、前記第１の機能回路のタスク実行
   順序の設定の如何に拘らず前記タスクＮＯＰ命令に固定
   する手段を有することを特徴とする請求項３記載のマイ
   クロコンピュータ。 ６、前記マイクロコンピュータの通常動作時の任意の時
   点に、前記第１の機能回路の出力を、前記第１の機能回
   路のタスク実行順序の設定の如何に拘らず前記タスクＮ
   ＯＰ命令に固定する手段を有することを特徴とする請求
   項３記載のマイクロコンピュータ。 ７、前記第１の機能回路の出力データは、各タスクを識
   別するためのビットフィールド内に、タスクＮＯＰを識
   別するためのコードを含むことを特徴とする請求項１な
   いし６のいずれかに記載のマイクロコンピュータ。