JP2924847B2 - 半導体パッケージ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L2224/73251—Location after the connecting process on different surfaces
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-
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩチップを収納
し、実装基板に実装される半導体パッケージに関し、特
に高密度実装を実現するとともに、実装状態での特性テ
ストを可能にする半導体パッケージに関する。
し、実装基板に実装される半導体パッケージに関し、特
に高密度実装を実現するとともに、実装状態での特性テ
ストを可能にする半導体パッケージに関する。
【０００２】
【従来の技術】図５は従来の多ピン半導体パッケージの
一つの例である、ＱＦＰ（Quad FlatPackage ）４１を
実装基板２１上へ実装した状態の側面図である。このＱ
ＦＰ４１は収納されたＬＳＩチップの端子電極にインナ
ー接続されたリードフレームをアウターリード端子４２
として樹脂やセラミック等のパッケージ４３の側面から
外部に突出させたものであり、パッケージ４３を実装基
板２１上へ搭載し、かつアウターリード端子４２を実装
基板２１上の実装パッド２２に半田等により接続した構
成とされている。しかしながら、このＱＦＰにおいて
は、収納されるＬＳＩチップの大型化、端子電極の狭ピ
ッチ化に伴い、部品自体の大型化やアウターリード端子
の狭ピッチ化が進み、実装基板上の実装面積が増大する
による実装基板の小型化の障害、及び実装基板への実装
接続品質や歩留まり低下の要因となりうるという問題が
生じている。
一つの例である、ＱＦＰ（Quad FlatPackage ）４１を
実装基板２１上へ実装した状態の側面図である。このＱ
ＦＰ４１は収納されたＬＳＩチップの端子電極にインナ
ー接続されたリードフレームをアウターリード端子４２
として樹脂やセラミック等のパッケージ４３の側面から
外部に突出させたものであり、パッケージ４３を実装基
板２１上へ搭載し、かつアウターリード端子４２を実装
基板２１上の実装パッド２２に半田等により接続した構
成とされている。しかしながら、このＱＦＰにおいて
は、収納されるＬＳＩチップの大型化、端子電極の狭ピ
ッチ化に伴い、部品自体の大型化やアウターリード端子
の狭ピッチ化が進み、実装基板上の実装面積が増大する
による実装基板の小型化の障害、及び実装基板への実装
接続品質や歩留まり低下の要因となりうるという問題が
生じている。
【０００３】そこで、端子電極の多ピン化を目的とし
て、ＢＧＡ（Ball Glid Array ）構造の半導体パッケー
ジが提案されている。図６に実装基板への実装状態の側
面図を示すように、ＢＧＡ５１はＬＳＩチップを収納し
たセラミック等のパッケージ５３の底面にパッドグリッ
ドアレイ端子５２を格子状に配置し、その上にボール状
の突起電極５４を形成したものである。そして、実装基
板２１上にパッケージ５３の底面を対向させて搭載し、
各突起電極５４を実装基板２１の実装パッド２２にそれ
ぞれフェースダウンボンディングさせることでその実装
を行う構成とされている。これにより、前記したＱＦＰ
に比べて、実装基板との外部接続端子のピッチを拡げ、
かつ部品外形を小型化できるといった利点が得られる。
て、ＢＧＡ（Ball Glid Array ）構造の半導体パッケー
ジが提案されている。図６に実装基板への実装状態の側
面図を示すように、ＢＧＡ５１はＬＳＩチップを収納し
たセラミック等のパッケージ５３の底面にパッドグリッ
ドアレイ端子５２を格子状に配置し、その上にボール状
の突起電極５４を形成したものである。そして、実装基
板２１上にパッケージ５３の底面を対向させて搭載し、
各突起電極５４を実装基板２１の実装パッド２２にそれ
ぞれフェースダウンボンディングさせることでその実装
を行う構成とされている。これにより、前記したＱＦＰ
に比べて、実装基板との外部接続端子のピッチを拡げ、
かつ部品外形を小型化できるといった利点が得られる。
【０００４】また、これに近い技術として図７に特表平
８−５０４０３６号公報に記載された構成例を示す。こ
の構成では、絶縁基板６１上に導電パターンによって配
線パッド６２とテスト端子６３が形成され、両者はリー
ド６４により電気接続されている。そして、この絶縁基
板６１上にＬＳＩチップ６５が搭載され、このチップの
裏面周辺部に設けられたボンドパッド６６が前記リード
６４上に対向位置されて、リード６４とボンドパッド６
６とが接続される。チップ６５の電子特性はテスト端子
６３を介して電気的信号をチヤネリングすることによっ
てテストされる。リード６４はその後ボンドパッド６６
の周辺部で切り離され、テスト端子６３をチップ６５か
ら切り離す。テストをパスしたチップはパッドグリッド
アレイで整列しうる配線パッドによって、パッケージの
一致する端子に接続される。すなわち、この技術におい
ては、実装基板との接続に先立ってチップをテスト端子
を利用して電気的機能的テストを行うことにより歩留ま
りの向上、コスト節約、製品品質を向上するものとして
いる。
８−５０４０３６号公報に記載された構成例を示す。こ
の構成では、絶縁基板６１上に導電パターンによって配
線パッド６２とテスト端子６３が形成され、両者はリー
ド６４により電気接続されている。そして、この絶縁基
板６１上にＬＳＩチップ６５が搭載され、このチップの
裏面周辺部に設けられたボンドパッド６６が前記リード
６４上に対向位置されて、リード６４とボンドパッド６
６とが接続される。チップ６５の電子特性はテスト端子
６３を介して電気的信号をチヤネリングすることによっ
てテストされる。リード６４はその後ボンドパッド６６
の周辺部で切り離され、テスト端子６３をチップ６５か
ら切り離す。テストをパスしたチップはパッドグリッド
アレイで整列しうる配線パッドによって、パッケージの
一致する端子に接続される。すなわち、この技術におい
ては、実装基板との接続に先立ってチップをテスト端子
を利用して電気的機能的テストを行うことにより歩留ま
りの向上、コスト節約、製品品質を向上するものとして
いる。
【０００５】
【発明が解決しようとする課題】しかしながら、前記し
たＢＧＡのパッケージでは、実装基板への実装状態で
は、外部接続端子がパッケージの下側に隠れてしまうた
め、その状態で外部接続端子に電気接続を行って特性テ
ストを行うことが困難になる。また、実装後の設計変更
に伴う改造布線を行うことも難しいものとなる。このた
め、同図に示されるように、従来ではテストや改造布線
に必要とされる外部接続端子に接続されるパッド２２の
一部をテスト用のパッドとして構成し、このテスト用の
パッド２２を利用して検査用プローブ３１を接触させて
検査を行い、あるいはジャンパー線を接続する等して改
造布線を行うことが行われている。このため、このテス
ト用パッドを形成するスペースを確保するために、実装
基板上における実装密度、実装効率の向上の障害になる
という問題も生じる。さらに、外部接続端子と実装基板
との接続部分の外観検査が行えないため、実装後に不良
が生じたときに、その原因が半導体パッケージ側に起因
するものか、実装基板との接続部での不具合に起因する
ものなのかの判定ができず、その対策がとり難いという
問題がある。
たＢＧＡのパッケージでは、実装基板への実装状態で
は、外部接続端子がパッケージの下側に隠れてしまうた
め、その状態で外部接続端子に電気接続を行って特性テ
ストを行うことが困難になる。また、実装後の設計変更
に伴う改造布線を行うことも難しいものとなる。このた
め、同図に示されるように、従来ではテストや改造布線
に必要とされる外部接続端子に接続されるパッド２２の
一部をテスト用のパッドとして構成し、このテスト用の
パッド２２を利用して検査用プローブ３１を接触させて
検査を行い、あるいはジャンパー線を接続する等して改
造布線を行うことが行われている。このため、このテス
ト用パッドを形成するスペースを確保するために、実装
基板上における実装密度、実装効率の向上の障害になる
という問題も生じる。さらに、外部接続端子と実装基板
との接続部分の外観検査が行えないため、実装後に不良
が生じたときに、その原因が半導体パッケージ側に起因
するものか、実装基板との接続部での不具合に起因する
ものなのかの判定ができず、その対策がとり難いという
問題がある。
【０００６】また、特表平８−５０４０３６号公報に記
載の技術においては、チップを実装基板に実装する以前
にテストを行うことで、不良チップを除外することがで
きるため、実装後の検査により発生する不良はほとんど
が実装基板との接続都の不具合と特定することが可能に
なる。しかしながら、テスト終了後、テスト端子に接続
されているリードはチップ周辺で切り離され、実装基板
への接続はチップ外形領域内に整列されたパッドグリッ
ドアレイで行われるものであるため、前記ＢＧＡのパッ
ケージの実装構造と同等なものとなり、ＢＧＡパッケー
ジにおいて生じている前記したような問題がそのまま残
り、これを解消することは困難である。
載の技術においては、チップを実装基板に実装する以前
にテストを行うことで、不良チップを除外することがで
きるため、実装後の検査により発生する不良はほとんど
が実装基板との接続都の不具合と特定することが可能に
なる。しかしながら、テスト終了後、テスト端子に接続
されているリードはチップ周辺で切り離され、実装基板
への接続はチップ外形領域内に整列されたパッドグリッ
ドアレイで行われるものであるため、前記ＢＧＡのパッ
ケージの実装構造と同等なものとなり、ＢＧＡパッケー
ジにおいて生じている前記したような問題がそのまま残
り、これを解消することは困難である。
【０００７】本発明の目的は、実装基板への実装後のテ
ストや改造布線を実現する一方で、実装基板の実装密
度、実装効率を向上することが可能な半導体パッケージ
を提供することにある。
ストや改造布線を実現する一方で、実装基板の実装密
度、実装効率を向上することが可能な半導体パッケージ
を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、ＬＳＩチップ
と、このＬＳＩチップを搭載するパッケージ基板と、こ
のパッケージ基板の側辺部に配設されたアウターリード
端子と、前記パッケージ基板の底面に配設されたパッド
グリッド端子と、前記ＬＳＩチップの端子電極を前記ア
ウターリード端子とパッドグリッド端子にそれぞれ接続
するインナー接続手段と、前記ＬＳＩチップやインナー
接続手段を封止する封止部材とを備えた構成とされる。
特に、パッドグリッドアレイ端子には、アウターリード
端子と同一の高さ及び平坦度を有する突起電極が形成さ
れる。さらに、アウターリード端子にはＬＳＩチップの
外部回路との信号入出力端子をインナー接続し、パッド
グリッドアレイ端子にはＬＳＩチップの共通化し得る電
源あるいはグランド端子をインナー接続する。
と、このＬＳＩチップを搭載するパッケージ基板と、こ
のパッケージ基板の側辺部に配設されたアウターリード
端子と、前記パッケージ基板の底面に配設されたパッド
グリッド端子と、前記ＬＳＩチップの端子電極を前記ア
ウターリード端子とパッドグリッド端子にそれぞれ接続
するインナー接続手段と、前記ＬＳＩチップやインナー
接続手段を封止する封止部材とを備えた構成とされる。
特に、パッドグリッドアレイ端子には、アウターリード
端子と同一の高さ及び平坦度を有する突起電極が形成さ
れる。さらに、アウターリード端子にはＬＳＩチップの
外部回路との信号入出力端子をインナー接続し、パッド
グリッドアレイ端子にはＬＳＩチップの共通化し得る電
源あるいはグランド端子をインナー接続する。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の半導体パッケージの
実施形態の断面図であり、図２はその概略的な底面図で
ある。これらの図において、ＬＳＩチップ１は絶縁性の
パッケージ基板２上に搭載されており、このパッケージ
基板２は、その少なくとも一辺、この実施形態では周辺
部には、パッケージ基板の外側に突出された複数本のア
ウターリード端子３が形成されている。また、これらア
ウターリード端子３に囲まれた領域には複数個の導電パ
ッド４およびこれに接続された図には表れないパターン
配線が形成されており、このパターン配線にビアホール
５を通して接続されるパッドグリッドアレイ端子６が前
記パッケージ基板２の裏面に格子状に配列形成されてい
る。なお、前記導電パッド４とアウターリード端子３、
ならびに前記ＬＳＩチップ１を搭載するためにパッケー
ジ基板２の表面中央部に設けたアイランド７をリードフ
レームとして一体に形成しておき、このリードフレーム
の下面に前記パッケージ基板２を接着して前記構成を構
築するようにしてもよい。
参照して説明する。図１は本発明の半導体パッケージの
実施形態の断面図であり、図２はその概略的な底面図で
ある。これらの図において、ＬＳＩチップ１は絶縁性の
パッケージ基板２上に搭載されており、このパッケージ
基板２は、その少なくとも一辺、この実施形態では周辺
部には、パッケージ基板の外側に突出された複数本のア
ウターリード端子３が形成されている。また、これらア
ウターリード端子３に囲まれた領域には複数個の導電パ
ッド４およびこれに接続された図には表れないパターン
配線が形成されており、このパターン配線にビアホール
５を通して接続されるパッドグリッドアレイ端子６が前
記パッケージ基板２の裏面に格子状に配列形成されてい
る。なお、前記導電パッド４とアウターリード端子３、
ならびに前記ＬＳＩチップ１を搭載するためにパッケー
ジ基板２の表面中央部に設けたアイランド７をリードフ
レームとして一体に形成しておき、このリードフレーム
の下面に前記パッケージ基板２を接着して前記構成を構
築するようにしてもよい。
【００１０】そして、前記ＬＳＩチップ１の端子電極の
一部はボンディングワイヤ８により前記導電パッド４、
すなわちパッドグリッドアレイ端子６にインナー接続さ
れ、他の端子電極は同様に前記アウターリード端子３に
インナー接続されている。ここで、前記アウターリード
端子３には、ＬＳＩチップ１の端子電極の内、信号端子
とのインナー接続を行い、またパッドグリッドアレイ端
子６には、前記ＬＳＩチップ１の端子電極の内、電源、
グランド端子とのインナー接続を行っている。なお、前
記パッドグリッドアレイ端子６上には、前記アウターリ
ード端子３と同一高さかつ同一平坦度を有する突起電極
９が形成されている。そして、前記ＬＳＩチップ１やボ
ンディングワイヤ８はモールド樹脂１０によりモールデ
イングされてパッケージ１１が形成されている。
一部はボンディングワイヤ８により前記導電パッド４、
すなわちパッドグリッドアレイ端子６にインナー接続さ
れ、他の端子電極は同様に前記アウターリード端子３に
インナー接続されている。ここで、前記アウターリード
端子３には、ＬＳＩチップ１の端子電極の内、信号端子
とのインナー接続を行い、またパッドグリッドアレイ端
子６には、前記ＬＳＩチップ１の端子電極の内、電源、
グランド端子とのインナー接続を行っている。なお、前
記パッドグリッドアレイ端子６上には、前記アウターリ
ード端子３と同一高さかつ同一平坦度を有する突起電極
９が形成されている。そして、前記ＬＳＩチップ１やボ
ンディングワイヤ８はモールド樹脂１０によりモールデ
イングされてパッケージ１１が形成されている。
【００１１】図３は図１，２に示した半導体パッケージ
１００が、実装基板２１上に実装された状態を示す断面
図である。同図において、アウターリード端子３と、パ
ッドグリッドアレイ端子６上に形成された突起電極９
は、実装基板２１上に形成された導電パターンからなる
実装パッド２２上にあらかじめ供給された半田等の接続
材料２３により接続され、これによりアウターリード端
子３と突起電極９を介して半導体パッケージ１１と実装
基板２１とが電気接続され、その実装が行われる。
１００が、実装基板２１上に実装された状態を示す断面
図である。同図において、アウターリード端子３と、パ
ッドグリッドアレイ端子６上に形成された突起電極９
は、実装基板２１上に形成された導電パターンからなる
実装パッド２２上にあらかじめ供給された半田等の接続
材料２３により接続され、これによりアウターリード端
子３と突起電極９を介して半導体パッケージ１１と実装
基板２１とが電気接続され、その実装が行われる。
【００１２】このように、実装が行われた半導体パッケ
ージ１１に対し、その特性テストおよび改造布線につい
て説明する。図４（ａ）は実装された前記半導体パッケ
ージ１１に対して特性テストを行う状態を示しており、
アウターリード端子３あるいはこのアウターリード端子
３が接続された実装基板２１上の実装パッド２２に検査
用ブロープ３１を接触させて信号の入出力を行うことに
より行われる。また、図４（ｂ）は実装された半導体パ
ッケージ１１に対し、その後に発生した装置の設計変更
により必要とされる改造布線工事を行う状態を示してお
り、アウターリード端子３あるいはこのアウターリード
端子３が接続された実装基板２１上の実装パッド２２に
改造布線用ジャンパー線３２を接続することにより行わ
れる。
ージ１１に対し、その特性テストおよび改造布線につい
て説明する。図４（ａ）は実装された前記半導体パッケ
ージ１１に対して特性テストを行う状態を示しており、
アウターリード端子３あるいはこのアウターリード端子
３が接続された実装基板２１上の実装パッド２２に検査
用ブロープ３１を接触させて信号の入出力を行うことに
より行われる。また、図４（ｂ）は実装された半導体パ
ッケージ１１に対し、その後に発生した装置の設計変更
により必要とされる改造布線工事を行う状態を示してお
り、アウターリード端子３あるいはこのアウターリード
端子３が接続された実装基板２１上の実装パッド２２に
改造布線用ジャンパー線３２を接続することにより行わ
れる。
【００１３】このとき、アウターリード端子３には、Ｌ
ＳＩチップ１の端子電極の信号端子が接続されているた
め、このアウターリード端子３あるいは実装パッド２２
に検査用プローブ３１を接触させることで、ＬＳＩチッ
プ１に対して信号の入出力を行うことができ、ＬＳＩチ
ップ１のテストが実現可能となる。同様に、アウターリ
ード端子３あるいは実装パッド２２にジャンパー線３２
を接続することでＬＳＩチップ１における信号の入出力
線を変更でき、装置の設計変更に対処することが可能と
なる。
ＳＩチップ１の端子電極の信号端子が接続されているた
め、このアウターリード端子３あるいは実装パッド２２
に検査用プローブ３１を接触させることで、ＬＳＩチッ
プ１に対して信号の入出力を行うことができ、ＬＳＩチ
ップ１のテストが実現可能となる。同様に、アウターリ
ード端子３あるいは実装パッド２２にジャンパー線３２
を接続することでＬＳＩチップ１における信号の入出力
線を変更でき、装置の設計変更に対処することが可能と
なる。
【００１４】なお、図示は省略するが、実装された半導
体パッケージに対してテスト用の電力を供給するため
に、ＬＳＩチップ１の電源端子がインナー接続されてい
るパッドグリッドアレイ端子６に対応する実装パッドに
テスト用の導電パターンを形成し、この導電パターンを
半導体パッケージ１１の直下位置から側方位置にまで延
長させておき、この延長された端部において電源端子を
接触させるように構成すればよい。このような電源供給
用の導電パターンは、電源用、ＧＮＤ用の２本で済むた
め、実装基板上の実装密度に与える影響は少ないものと
なる。
体パッケージに対してテスト用の電力を供給するため
に、ＬＳＩチップ１の電源端子がインナー接続されてい
るパッドグリッドアレイ端子６に対応する実装パッドに
テスト用の導電パターンを形成し、この導電パターンを
半導体パッケージ１１の直下位置から側方位置にまで延
長させておき、この延長された端部において電源端子を
接触させるように構成すればよい。このような電源供給
用の導電パターンは、電源用、ＧＮＤ用の２本で済むた
め、実装基板上の実装密度に与える影響は少ないものと
なる。
【００１５】したがって、この実施形態の半導体パッケ
ージ１１では、ＬＳＩチップ１の端子電極にインナー接
続される外部入出力用端子が、アウターリード端子３と
パッドグリッドアレイ端子６の２つの形態に分割され、
それぞれの端子間ピッチを拡大することが可能となる。
これにより、実装基板２１における実装パッド２２の配
置ピッチが拡大でき、半導体パッケージ１１の実装基板
２１への実装接続品質や歩留まりを向上することが可能
となり、かつ、実装基板２１の配線密度を緩和でき、実
装基板のコストダウンに寄与できる。同様に、検査用の
プローブ３１をアウターリード端子３や実装パッド２２
に直接に接触させてテストを行うことが可能になり、実
装パッド２２とは別に多数個のテスト用のパッドを形成
する必要がなくなり、実装基板２１の実装効率が向上で
きる。
ージ１１では、ＬＳＩチップ１の端子電極にインナー接
続される外部入出力用端子が、アウターリード端子３と
パッドグリッドアレイ端子６の２つの形態に分割され、
それぞれの端子間ピッチを拡大することが可能となる。
これにより、実装基板２１における実装パッド２２の配
置ピッチが拡大でき、半導体パッケージ１１の実装基板
２１への実装接続品質や歩留まりを向上することが可能
となり、かつ、実装基板２１の配線密度を緩和でき、実
装基板のコストダウンに寄与できる。同様に、検査用の
プローブ３１をアウターリード端子３や実装パッド２２
に直接に接触させてテストを行うことが可能になり、実
装パッド２２とは別に多数個のテスト用のパッドを形成
する必要がなくなり、実装基板２１の実装効率が向上で
きる。
【００１６】
【発明の効果】以上説明したように、本発明の半導体パ
ッケージは、ＬＳＩチップの端子電極とインナー接続さ
れる外部入出力用端子を、アウターリード端子とパッド
グリッドアレイ端子とで構成しているので、端子数が同
じ半導体パッケージの場合にはそれぞれの端子間ピッチ
を拡大することが可能となる。これにより、半導体パッ
ケージの実装基板への実装接続品質や歩留まりを向上す
ることができ、しかもこの半導体パッケージを実装する
実装基板の配線密度が緩和でき、実装基板のコストダウ
ンに寄与できる。さらに、アウターリード端子にはＬＳ
Ｉチップ端子電極の信号端子をインナー接続し、パッド
グリッドアレイ端子にはＬＳＩチップ端子電極の電源、
グランド端子をインナー接続することにより、半導体パ
ッケージの実装後においても、その特性テストや改造布
線を用意に行うことができ、しかも検査用のプローブを
アウターリード端子や実装パッドに直接接触させること
が可能となり、実装基板上に設けるテストパッド数を削
減して実装基板の実装効率を向上することも可能とな
る。
ッケージは、ＬＳＩチップの端子電極とインナー接続さ
れる外部入出力用端子を、アウターリード端子とパッド
グリッドアレイ端子とで構成しているので、端子数が同
じ半導体パッケージの場合にはそれぞれの端子間ピッチ
を拡大することが可能となる。これにより、半導体パッ
ケージの実装基板への実装接続品質や歩留まりを向上す
ることができ、しかもこの半導体パッケージを実装する
実装基板の配線密度が緩和でき、実装基板のコストダウ
ンに寄与できる。さらに、アウターリード端子にはＬＳ
Ｉチップ端子電極の信号端子をインナー接続し、パッド
グリッドアレイ端子にはＬＳＩチップ端子電極の電源、
グランド端子をインナー接続することにより、半導体パ
ッケージの実装後においても、その特性テストや改造布
線を用意に行うことができ、しかも検査用のプローブを
アウターリード端子や実装パッドに直接接触させること
が可能となり、実装基板上に設けるテストパッド数を削
減して実装基板の実装効率を向上することも可能とな
る。
【図１】本発明の半導体パッケージの一実施形態の断面
図である。
図である。
【図２】図１の半導体パッケージの底面を概略的に示す
図である。
図である。
【図３】図１の半導体パッケージを実装基板に実装した
状態の断面図である。
状態の断面図である。
【図４】図３の実装構造におけるテストおよび改造布線
を説明するための一部の拡大図である。
を説明するための一部の拡大図である。
【図５】従来の半導体パッケージの一例の側面図であ
る。
る。
【図６】従来の半導体パッケージの他の例の側面図であ
る。
る。
【図７】従来の半導体パッケージの更に他の例の一部の
斜視図である。
斜視図である。
１ ＬＳＩチップ ２ パッケージ基板 ３ アウターリード端子 ６ パッドグリッドアレイ端子 ８ ボンディングワイヤ ９ 突起電極 １０ モールド樹脂 １１ 半導体パッケージ ２１ 実装基板 ２２ 実装パッド ３１ 検査用プローブ ３２ 改造布線用ジャンバー線
Claims (2)
- 【請求項１】 ＬＳＩチップと、このＬＳＩチップを搭
載するパッケージ基板と、このパッケージ基板の側辺部
に配設されたアウターリード端子と、前記パッケージ基
板の底面に配設されたパッドグリッド端子と、前記ＬＳ
Ｉチップの端子電極を前記アウターリード端子とパッド
グリッド端子にそれぞれ接続するインナー接続手段と、
前記ＬＳＩチップやインナー接続手段を封止する封止部
材とを備え、前記パッドグリッドアレイ端子には、前記
アウターリード端子と同一の高さ及び平坦度を有する突
起電極が形成され、前記アウターリード端子には前記Ｌ
ＳＩチップの外部回路との信号入出力端子がインナー接
続され、前記パッドグリッドアレイ端子には前記ＬＳＩ
チップの共通化し得る電源あるいはグランド端子がイン
ナー接続されていることを特徴とする半導体パッケー
ジ。 - 【請求項２】 前記パッケージ基板には前記ＬＳＩチッ
プを搭載した表面にに導電パッドが形成され、前記パッ
ドグリッド端子は前記パッケージ基板に設けられたビア
ホールを介して前記導電パッドに電気接続され、前記イ
ンナー接続手段は前記ＬＳＩチップの端子電極と前記導
電パッドとを電気接続する請求項１に記載の半導体パッ
ケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9346697A JP2924847B2 (ja) | 1997-04-11 | 1997-04-11 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9346697A JP2924847B2 (ja) | 1997-04-11 | 1997-04-11 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284637A JPH10284637A (ja) | 1998-10-23 |
| JP2924847B2 true JP2924847B2 (ja) | 1999-07-26 |
Family
ID=14083122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9346697A Expired - Fee Related JP2924847B2 (ja) | 1997-04-11 | 1997-04-11 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924847B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5149694B2 (ja) * | 2008-05-15 | 2013-02-20 | スパンション エルエルシー | 半導体装置及びその製造方法 |
-
1997
- 1997-04-11 JP JP9346697A patent/JP2924847B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10284637A (ja) | 1998-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |