JP2837295B2

JP2837295B2 - 中継器

Info

Publication number: JP2837295B2
Application number: JP3262445A
Authority: JP
Inventors: デイビッド・スターブ; ナデル・ビジェー
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1990-10-10
Filing date: 1991-10-09
Publication date: 1998-12-14
Anticipated expiration: 2013-12-14
Also published as: ES2085434T3; JP3242041B2; DK0480596T3; ATE133268T1; JPH04306935A; DE69116493T2; DE69116493D1; EP0651535A2; EP0651535A3; EP0480596A2; GR3019285T3; EP0480596B1; US5265124A; EP0480596A3; JPH10117206A

Description

【発明の詳細な説明】

【０００１】

【発明の背景】この発明はコンピュータ通信ネットワー
ク中継器に関し、かつより特定的には、この発明は単一
の集積回路装置に統合された中継器および複数個の媒体
付着ユニット（ＭｅｄｉｕｍＡｔｔａｃｈｍｅｎｔ
Ｕｎｉｔ）の資源を共有することに関する。

【０００２】先行技術の中継器は典型的にはＩＥＥＥ
８０２．３標準を実現するための多重のディスクリート
な（ｄｉｓｃｒｅｔｅ）装置を含み、この標準はすべて
の目的に対して引用により援用される。ＩＥＥＥ８０
２．３標準は中継機能およびポート機能を指定する。中
継器の目的はローカルエリアネットワークを拡張するこ
とでありかつ互いに物理的に分けられた多重ノードが互
いに通信することを可能にすることである。中継機能は
データパケットが別のポートで別のノードへと定められ
た状態で第１のポートでの第１のノードからデータパケ
ットを受信する。先行技術の中継器はポートをほぼいく
つでも有し得る。中継機能はデータパケットを再び時間
決めしかつ適当な振幅を受信されたデータパケットに復
元する。中継器はそれからデータパケットをそのすべて
のポートに対して再び伝送し、かつ適切なノードは応答
することが可能である。先行技術の中継器はデータを適
切に受信しかつ伝送する多数のディスクリートなポート
を含む。ポート機能は中継機能と異なる。

【０００３】ネットワークの構成は信号の伝送に対して
異なる媒体の型を使用してもよい。これらの媒体はたと
えば、同軸ケーブル、シールドされたツイストペアケー
ブルおよび光ファイバケーブルを含む。異なる媒体の型
はいずれかの特定媒体を使用するときネットワークの性
能を最適化するために異なる信号パラメタを必要とす
る。ネットワークはまた媒体型の組合わせを含んでもよ
い。ＩＥＥＥ８０２．３標準は一般的なシグナリング
（ｓｉｇｎａｌｌｉｎｇ）特徴およびこれらの媒体を使
用するための信号要求を指定する。一般的な信号特徴は
ネットワーク媒体に信号を提示しまたは受信することに
おいて各々のノードまたは中継器に対して規定を与え
る。媒体付着ユニット（ＭＡＵ）と呼ばれる装置はノー
ドまたは中継器からの一般的な信号情報を媒体特定信号
に変換する。ＭＡＵはまた媒体特定信号を一般的な信号
にも変換する。こうして、中継器は各々のポートに相関
のＭＡＵを有さなければならない。ＭＡＵ機能はポート
機能または中継機能のいずれとも異なる。

【０００４】標準、ＩＥＥＥ８０２．３１０ベース
（ＢＡＳＥ）−Ｔはツイストペア媒体に対してこの変換
機能を規定し、その標準はこれによってすべての目的に
対して引用により援用される。ツイストペア配線を使用
するネットワークは中継器が星の中心となるような星型
の構成を有する。リンキングセグメントは１つの中継器
のポートを別の中継器ポートに相互接続することができ
る。単一ノードは中継器の他のポートへと接続する。信
号遅延に起因して中継器の最大限の数に対して制限が存
在し、それによってノードからの信号は第２のノードで
の受信の前に通過し得る。この制限は４つの中継器であ
る。

【０００５】ＭＡＵは遊び状態のリンクテストパルス
（リンクビート）を発生することによってリンク保全性
テスト（リンクテスト）の実現化を含む多くの機能を達
成する。ＩＥＥＥ８０２．３標準はまたＭＡＵに組入
れられたリンク保全性状態（ＬｉｎｋＩｎｔｅｇｒｉ
ｔｙＳｔａｔｕｓ）特徴を規定する。ＭＡＵの各々は
ＩＥＥＥ８０２．３標準の要求を別個に満足させなけ
ればならない。リンクビートの要求はリンクビートが最
大限の予め定められた間隔において受信されなければな
らず、その値が５０ｍｓおよび１５０ｍｓの間の範囲で
あり得ることを指定する。さらに、標準は経過すべき受
信されたリンクビートの間で最小限の時間の間隔を要求
する。従来のシステムは失敗が起こったかどうかを決定
するために必要な間隔を確立する２つのタイマおよびリ
ンクビートの発生のための第３のタイマを使用する。各
々のポートは３つのタイマを必要とする。各々のＭＡＵ
のリンクビートが他のＭＡＵでの他のリンクビートに関
連して非同期であるので各々のＭＡＵはその独自のタイ
マを使用する。

【０００６】ＩＥＥＥ８０２．３標準よりも前に構成
されたＭＡＵはいつもリンクビート発生を提供した分け
ではなかった。いくつかのネットワークはリンクビート
を発生しないＭＡＵを使用するかもしれない。そのよう
なネットワークに加えてより新しいＭＡＵ（中継器）に
対して逆の互換性を維持することは重要なことである。
こうして、より新しい中継器ユニットはリンクビートを
発生しないより古いノードを必ずしも失敗させるべきで
はない（すなわち、ノードに結合された特定ポートに相
関の伝送および受信活動を非活動化する）。

【０００７】中継器が達成する別の機能は入力信号から
データを抽出することである。中継器ユニットによって
ネットワークを介して伝送されたデータパケットからデ
ータを抽出することは中継器ユニットがデータを時間決
めしかつ正しい振幅を与えるときに必要である。データ
パケットのコード化はデータおよびクロックのブール
（Ｂｏｏｌｅａｎ）ＥＸＣＬＵＳＩＶＥＯＲ組合わせ
であるマンチェスタ（Ｍａｎｃｈｅｓｔｅｒ）フォーマ
ットを使用する。データを抽出するために、位相ロック
されたループは第１にクロックを抽出する。抽出された
クロックおよびマンチェスターフォーマットされたデー
タの第２のＥＸＣＬＵＳＩＶＥＯＲ組合わせはデータを
抽出する。この機能は中継器ユニットにおけるポートの
各々に必要とされる。

【０００８】所望とされるものは中継機能をＭＡＵおよ
びポート機能に組み合わせ中継器の構成を簡素化しかつ
そのコストを削減する集積装置である。統合されたマル
チポート中継器（ＩＭＲ）は多数のポートをその各々が
ＭＡＵおよびたぶん付着ユニットインターフェイス（Ａ
ＵＩ）で含むことを必要とする。たとえば、８つのポー
トを有するＩＭＲに対して、リンクビートおよびデータ
抽出の実現は２４のリンクビートタイマおよび８つの位
相ロックされたループ回路を必要とする。このハードウ
エアの削減はこの発明の所望の特徴である。さらに、リ
ンクビート要求の前に存在するネットワークに付加され
た中継器ユニットに対する逆のリンクビート互換性を維
持することはこの発明の別の特徴である。

【０００９】中継器／中心管理動作はある外部管理シス
テムが統計情報を提供するために各々の中継器ポートの
活動を監視することを典型的に要求する。この情報はた
とえば計算の目的に使用されてもよい。これらの管理動
作における重要な信号はキャリアセンス信号である。ポ
ートによるキャリアセンスのアサーションはポートがネ
ットワーク上の活動を関知しているということを示す。
各々のＭＡＵは独立したキャリアセンス信号を有する。
ＭＡＵのＩＭＲへの統合は外部管理システムによるＭＡ
Ｕの各々のキャリアセンス信号へのアクセスが困難であ
るという状態をもたらす。簡単な解決策は各々のキャリ
アセンス信号に対して１つのピンを加えることであるが
このことはＩＭＲチップごとのポートにつき１つのピン
を加えるということである。チップコストがピンの数に
直接に関連するので集積回路ピンの制限はこの解決法を
強制する。したがって、ポート活動を監視するために能
率化された機構を与えることはこの発明の特徴である。

【００１０】

【発明の要約】この発明は一般的にはＩＭＲがそのポー
トの中でさまざまな資源を共有する複数個のＭＡＵを含
む統合されたマルチポート中継器（ＩＭＲ）に関する。
特定的には、この発明は複数個のＭＡＵに対するＬＩＮ
ＫＢＥＡＴ状態の決定にタイミング信号を与える単一の
物理的カウンタを有しかつＬＩＮＫＢＥＡＴ受信を制御
する各々のＭＡＵに対してプログラム可能なリンクテス
ト状態機械を含むＩＭＲに関する。さらに、ＩＭＲは複
数個のＭＡＵに対して単一の位相ロックされたループ
（ＰＬＬ）を組入れかつ各々のＭＡＵのキャリアセンス
信号を監視するために直列のポート活動走査を組入れ
る。

【００１１】ＩＭＲはたとえば従属（Ｍ／Ｓ）フリップ
／フロップのような単一のメモリエレメントをたとえば
好ましい実施例における各々のポートと相関の３つのメ
モリエレメント全体に対する機能につき与えることによ
って単一のリンクビートカウンタを実現する。受信され
たリンクビートのようなポート活動を示す信号は単一の
物理的カウンタからの信号がメモリエレメントを適当に
設定する間にメモリエレメントをクリアする。特定メモ
リエレメントが設定されるときにタイミング信号を受信
することによって特定機能に依存する通過または失敗の
状態を示す信号をアサートする。こうして、各々のポー
トに相関の３つのメモリエレメントに関連して作動する
単一のカウンタはリンクビート状態を多数のタイマの代
わりに確立する。

【００１２】ＩＭＲはテスト／管理ポートを特定制御信
号の受信に対して与えることによってプログラム可能な
リンクテスト状態機械を実現する。好ましい実施例にお
いて、リンクテスト状態機械はモードにはならず、それ
はリンクビートを発生しかつＩＥＥＥ８０２．３標準
につき定期的なＬｉｎｋｂｅａｔｓの受信を必要とし、
ポートの動作を維持する。リンクテストに失敗する（ｆ
ａｉｌ）ポート、すなわちポートが時間ウインドウ内で
パケットまたは適切なリンクビートを受信しなければ、
リンクテスト失敗状態を入力する。ＩＭＲのセクション
はリンクテスト失敗状態においていかなるポートに対し
ても伝送および受信機能を抑制する。この発明の好まし
い実施例の各々のポートに相関のリンクテスト状態機械
はＬＩＮＫＢＥＡＴ受信を不能化するためにテスト／管
理ポートからの信号に応答し、一方でＩＭＲの別の独立
したセクションはＬＩＮＫＢＥＡＴ発生を与え続ける。

【００１３】この発明の好ましい実施例はＰＬＬの入力
にすべてのデータパケット入力信号の論理ＯＲを与える
ことによってすべてのポートに対して単一のＰＬＬを分
け与える。衝突の発生はＰＬＬが動作を打切りかつその
動作周波数として基準クロックを再び確立することを引
起す。衝突の状態はＰＬＬがデコードするために付加的
なデータを受信するよりも前に基準クロック周波数でそ
の動作を再確立することを許容するのに十分に長い期間
起こる。

【００１４】この発明の好ましい実施例は単一ピンでの
すべてのポートに対するキャリアセンス信号を監視する
ための直列のポート活動走査機能を組入れる。第２のピ
ン、ストローブ（ＳＴＲ）はポートに対する１組のキャ
リアセンス信号を示す。各々のポートはたとえばラッチ
のようなメモリエレメントがそこに関係づけられ、それ
は特定ポートに対するキャリアセンス信号のアサーショ
ンに応答して設定される。ＩＭＲは各々のポートに相関
の各々のレジスタの並列から直列への変換を達成し、前
のサンプルの期間の間各々のポートの活動の指示を与え
る。もし対応するキャリアセンス信号がデアサートされ
ると（ｄｅａｓｓｅｒｔｅｄ）、並列から直列への変換
はまた各々のレジスタをクリアする。各々のポートのラ
ッチのディジーチェーン接続を介して動作するトークン
パッシング機構は並列から直列への変換を可能にする。

【００１５】こうして、この発明は異なるポートを介す
るＩＭＲの資源を共有する。資源の共有はＩＭＲの統合
をより簡素なかつさらにコスト効率のよい態様になるこ
とを許容する。共有された資源はキャリアセンス活動を
監視するためのリンクビートタイマ、ＰＬＬおよび２つ
のピンを含む。さらに、テスト／管理ポートは逆の互換
性を確実にするために各々のポートに対してリンクビー
ト受信が選択的に不能化または可能化されることを許容
する。

【００１６】明細書および図面の残余の部分を参照する
ことによってこの発明の性質および利点のさらなる理解
が得られる。

【００１７】

【好ましい実施例の詳細な説明】目次Ｉ．概括ＩＩ．リンクテストカウンタＩＩＩ．リンクビート受信不能化ＩＶ．直列のポート活動走査Ｖ．位相ロックされたループＶＩ．結論Ｉ．概括図１はこの発明を具体化する集積回路（ＩＣ）装置１０
の１つの可能なピン構成を図示する。ＩＣ装置１０は８
つの媒体付着ユニット（ＭＡＵ）および付着ユニットイ
ンターフェイス（ＡＵＩ）を組合わせる。各々のＭＡＵ
は引用されかつ援用される係属中の特許出願において開
示されかつさらに説明されるように回線ＴＤ＋、ＴＤ
−、ＴＰ＋、ＴＰ−、ＲＤ＋およびＲＤ−のうちの１つ
の組を使用する。ＡＵＩは援用された特許出願において
また説明されるようにＤＩ＋、ＤＩ−、ＤＯ＋、ＤＯ
−、ＣＩ＋およびＣＩ−回線を含む。

【００１８】ＩＥＥＥ８０２．３標準は中継器の最小
限の組の必要な機能を概説する状態機械の流れの明細書
の説明を含む。中継器ユニットはＩＥＥＥ８０２．３
標準のこれらの機能を実現しなければならない。図１に
おいて示されないものは中継器機能を実現するＩＣ装置
１０の状態機械である。これらの状態機械のうちの１つ
の、リンクテスト状態機械はリンクテストアルゴリズム
を制御する。ＩＥＥＥ８０２．３標準はリンクビートの
発生および受信に対する標準リンクテストアルゴリズム
を規定する。ＩＥＥＥ８０２．３標準に一致する埋め
込まれたＭＡＵを伴う中継器は伝送活動のない特定の間
隔でリンクビートを発生すべきである。さらに、中継器
の各々のＭＡＵは入力リンクビートを検査しネットワー
クシステムの保全性を確実にする。連続するリンクビー
トの間の期間は最小限のおよび最大限の期間の双方とも
を経過しなければならない。リンクテストに失敗するポ
ートは受信活動またはリンクが存在するということを示
す一連のリンクビートを検出することを除いて、データ
のいずれの伝送または受信にも関連しないようにされ
る。リンクテスト状態機械はリンクを検出する際にポー
トを可能化することに関係する。タイミング要求をパス
する（ｐａｓｓ）リンクビートはリンクテストに失敗し
たポートを再可能化するであろう。従来のシステムはＭ
ＡＵにつき３つのタイマを用い、それはＩＭＲ５０上に
提示されるように８つのＭＡＵに対してであり、２４タ
イマが必要であるということを意味する。この発明の好
ましい実施例はすべてのタイマ機能を単一の物理的カウ
ンタに組合せ、それは各々の埋め込まれたＭＡＵのさま
ざまなラッチおよび状態機械と相互作用しリンクビート
機能を実現するために必要とされるハードウエアを大幅
に削減する。

【００１９】この発明の好ましい実施例はまたリンクビ
ート要求に一致する中継器がリンクビートを発生しない
ノードとそれでも相互作用することを可能にする。ＩＥ
ＥＥ８０２．３標準に従う中継器はリンクビートを発生
しないノードに接続されたポートを非活動化する。その
ようなノードがネットワークに関係することを可能にす
るために、好ましい実施例は特定ＭＡＵに対して受信リ
ンクテスト機能を選択的に不能化または可能化する。

【００２０】さらに、好ましい実施例は各々のポートに
関するキャリアセンス情報を２つのピンを使用してＩＣ
装置１０の外部の装置へと与える機構を含む。本質的
に、各々のポートは特定の期間の間キャリアセンスが活
動状態であったかどうかを示す値をストアするラッチが
それに関連づけられる。トークンはポートの中で循環
し、それは各々のラッチの特定の値を出力することに続
いてラッチを照会する。こうして、ラッチ情報は直列の
態様において与えられる。好ましい実施例はまたポート
につきＰＬＬを含むというよりはむしろ異なるポートの
中で位相ロックされたループ（ＰＬＬ）を共有するため
に装置を含む。

【００２１】４つの信号、直列の入力（ＳＩ）、直列の
出力（ＳＯ）、直列のクロック（ＳＣＫ）およびテスト
入力制御（ＴＥＳＴ）はテストおよび管理制御バスのセ
クションである。これらの信号はＩＭＲ５０の受信リン
クテスト機能の不能化または可能化を許容する。ＳＩは
テスト／管理直列入力ポートであり、それはコマンドお
よびデータ信号のＩＣ装置１０への交信を可能にする。
ＳＯはテスト管理コマンドに応答して状態データを供給
するＴｅｓｔ／Ｍａｎａｇｅｎｅｎｔ直列出力ポートで
ある。ＳＣＫ上の信号の立上り端縁はＳＩ上の直列のデ
ータをＩＣ装置１０にクロック動作させる。ＴＥＳＴの
アサーション、アクティブハイはＩＣ装置１０が連続す
る走査テストモードを入力することを引起す。

【００２２】図２はＩＣ装置１０に組込まれたこの発明
の好ましい実施例に従う統合されたマルチポート中継器
（ＩＭＲ）５０の機能レイアウトを示すブロック図であ
る。ＩＭＲ５０は複数個のポートを含む。ＡＵＩポート
６０および８つのツイストペアポート６２_iはＩＭＲ５
０をネットワークに結合させる。ツイストペアポート６
２_iはツイストペア標準およびＩＥＥＥ８０２．３標
準の適用可能な部分に一致する。各々のツイストペアポ
ート６２_iはＭＡＵとして動作する。ツイストペアポー
トは受信されたデータ（ＲＸ）を第１のマルチプレクサ
７０を介してデコーダ６４および位相ロックされたルー
プ６６へ送信するための回線を有する。デコーダ６４は
受信された信号内に埋め込まれた抽出されたタイミング
クロックの使用によって受信されたデータを抽出するた
めに位相ロックされたループ６６に応答する。位相ロッ
クされたループ６６は基準周波数としてクロック発生器
７２から受信された独立したタイミングクロックを使用
する。クロック発生器７２は入力Ｘ１およびＸ２で与え
られた外部クロッキング信号に応答する。

【００２３】先入先出方式（ＦＩＦＯ）バッファ７４は
デコーダ６４からデコードされたデータを受信する。Ｆ
ＩＦＯ制御回路７６はＦＩＦＯバッファ７４からの読出
しおよびそこへの書込みを管理する。ＩＭＲ５０はすべ
ての適当なポートに対して受信されたデータを繰返すの
みでなく、それはまた繰返されたデータが適切なプロト
コル形状にあるように条件を設ける。ツイストペアケー
ブルを使用することによって、タイミング遅延、振幅歪
みおよびプリアンブル切断を含む多くの型の信号劣化を
許容する。中継器はそのプリアンブルの入力データパケ
ットを取去りかつその場所に標準プリアンブルを置換え
る。中継器はクロック発生器７２でデータが適切なマン
チェスタ形状にあるようにデータを時間決めしかつコー
ド化する。クロック内の差異のために入力データと出力
データとの間でいくらかのタイミングの不一致が起こり
得る。ＦＩＦＯバッファ７４はデータの受信および条件
を設けられたデータの繰返しの相対的に独立した動作を
許容するために必要な順応性を与える。ＦＩＦＯバッフ
ァ７４は第２のマルチプレクサ８０への入力の１つを含
む。プリアンブル回路８２およびＪＡＭシーケンス８４
はまたマルチプレクサ８０への入力である。第３のマル
チプレクサ８６はエンコーダ９０に出力する。エンコー
ダ９０は第３のマルチプレクサ８６から受信されたデー
タをコード化しかつさまざまなノードに送信するために
それをポートに対して分布する。第２のマルチプレクサ
８０の出力は第３のマルチプレクサ８６および拡張ポー
ト１００に同時にデータを与える。拡張ポート１００の
出力もまた第３のマルチプレクサ８６にデータを供給す
る。拡張ポート１００はＤＡＴおよびＪＡＭの２つの双
方向性信号を使用して相互結合されたＩＭＲ５０の間で
情報を交換する。１つの出力信号ＲＥＱおよびＤＡＴな
らびにＪＡＭに組み合わされた２つの入力信号ＡＣＫお
よびＣＯＬは拡張バス接続を確立する。

【００２４】ＩＭＲ制御回路１０２はさまざまな制御信
号およびデータに応答してＩＭＲ５０の動作を監視しか
つ監督する。制御回路１０２は区分およびリンクテスト
回路を含む。制御回路１０２はタイマ回路１０４からの
さまざまなタイマおよびテストならびに管理ポート１０
６からの命令を使用しポートの動作、ＦＩＦＯ制御回路
７６および拡張ポート１００を監督する。タイマ回路１
０４はクロック発生器７２およびテストならびに管理ポ
ート１０６からの信号に応答する。

【００２５】図４、図５および図６ないし図５１はこの
発明の好ましい実施例に従うＩＭＲ５０の機能および回
路図の図面である。

【００２６】図４、図５および図６はＩＭＲ５０におけ
る機能ブロックの実際のレイアウトを示す概略図であ
る。ＩＭＲ５０は主に拡張ポート（ＥＸＰＰＯＲＴ）３
０２および状態（ＳＴＡＴＵＳ）３０４ブロックに関し
て信号を受信しかつ送信するＩＭＲ状態機械３００を含
む。ＥＸＰＰＯＲＴ３０２はＩＭＲ５０を拡張バスに接
続しかつ５つの拡張バス信号への接続を含む。ＭＡＵＢ
ＡＮＫ３０６およびＡＵＩＰＯＲＴ３０８はＩＭＲ５０
に対してポートを与える。クロック３１０機能は水晶発
振器１１４から外部クロック信号を受信しかついずれか
のリセット信号を受信する。

【００２７】データバッファ（ＤＡＴＡＢＵＦ）３２０
はＳＴＡＴＵＳ３０４およびＥＸＰＰＯＲＴ３０２へと
同様にＩＭＲ状態機械３００にいくつかの信号を供給す
る。ＩＭＲ５０はレシーバ後端（ＲＸＢＣＫＥＮＤ）３
２２および運転カウンタ（ＢＥＨＡＶＣＮＴ）３２４を
含み、それは衝突の持続期間およびジャバー（ｊａｂｂ
ｅｒ）機能を監視する。テストポート（ＴＥＳＴＰＯＲ
Ｔ）３２６およびリンクテストタイマ（ＬＩＮＫＴＥＳ
Ｔ）３２８はＩＭＲ５０の機能ブロックを完成する。Ｓ
ＴＡＴＵＳ３０４におけるＡＵＩＳＴＡＴ５０２（図２
１、図２２、図２３および図２４を見よ）はＡＵＩＣＳ
ＤＥＴ５１０（図２６および図２７を見よ）を含み、か
つＳＴＡＴＵＳ３０４におけるＭＡＵＳＴＡＴ５００は
ＭＡＵＣＳＤＥＴ５５０を含む。双方ともＴＥＳＴＰＯ
ＲＴ３２６からの制御信号に応答する。リンクテスト状
態機械（図２９および図３０におけるＲＸＬＮＫＳＭ５
５４）はＭＡＵＣＳＤＥＴ５５０のテストポートプログ
ラミングに応答する。制御機構の実現は受信リンクテス
ト機能の不能化の制御の１つの例である。好ましい実施
例において、ＳＫＣによってＳＩ内にクロック動作され
た特定ビートパターン「０１０００＃＃＃」はＭＡＵ
ＣＳＤＥＴ５５０をプログラムし＃＃＃によって識別さ
れるＭＡＵに対する受信リンク機能を不能化する。ビー
トパターン「０１０１０＃＃＃」は識別されたＭＡＵに
対するリンクテスト受信を可能化する。ＴＥＳＴＰＯＲ
Ｔ３２６はＰＡＤＳＩでビートパターンを受信しかつ管
理およびテストｏｐコード−非同期（ＭＮＴＯＰＣＤ
Ａ）、管理およびテストアドレス−非同期（ＭＮＴＡＤ
ＲＡ）および管理ならびにテストストローブ（ＭＮＴＳ
ＴＢＴ）をＳＴＡＴＵＳ３０４に出力する。

【００２８】ＢＥＨＡＶＣＮＴ３２４における複数個の
タイマはＭＡＵＢＡＮＫ３０６およびＡＵＩＰＯＲＴ３
０８のポートから発生された衝突または活動情報と同様
に機能の動作に影響を与える。

【００２９】区分状態機械、たとえば図３０の５５２の
ＰＡＲＴＳＭはＳＴＡＴＵＳ３０４においてＭＡＵＣＳ
ＤＥＴ５５０およびＡＵＩＣＳＤＥＴ５１０を使用して
ポートの衝突活動、衝突状態および交互の区分／再接続
アルゴリズムプログラミングを決定する。この活動およ
び衝突情報をＢＥＨＡＶＣＮＴ３２４からのタイミング
情報と組合わせることによって区分状態機械を実現す
る。活動状態のツイストペアポートはデータを受信して
いるかまたはデータを伝送しているかのいずれかのツイ
ストペアポートである。活動状態のＡＵＩポートはデー
タイン（ＤＩ）回路がそこへのキャリア信号を関知する
ＡＵＩポートである。ＭＡＵＣＳＤＥＴ５５０は特定ポ
ートに対する伝送および受信活動が重複する場合に気付
くことによってツイストペアポートに対しての衝突を決
定する。ＡＵＩポートに対して、活動状態の衝突イン
（ＣＩ）は衝突を示す。

【００３０】ＩＩ．リンクテストカウンタＩＥＥＥ８０２．３標準はリンクテスト機能を識別
し、それはリンクテスト保全性テスト（ＬＩＮＫＴＥＳ
Ｔ）に失敗するポートを不能化しかつ後にＬＩＮＫＰＡ
ＳＳと呼ばれるＬＩＮＫＴＥＳＴを通るものを成功裡に
示すポートを可能化する。特定のポートであるＬＩＮＫ
ＰＡＳＳは上記で説明されたようにポートが特定ウイン
ド内でリンクビートを受信することを要求する。ウイン
ドは最小値および最大値を有する。さらに、各々のポー
トは定期的にリンクビートを発生しなければならない。
リンクテスト状態機械はＬＩＮＫＴＥＳＴに失敗するポ
ートを不能化する。ＬＩＮＫＴＥＳＴの失敗の際に、リ
ンクテスト状態機械は受信活動または直列のリンクビー
トに対してウインド内の各々のリンクビートを監視す
る。このタスクを成功裡に管理するために、多くの従来
のシステムがポートにつき多重タイマまたはカウンタを
用いこれらの時間間隔を測定する。この発明はすべての
ポートのこれらのさまざまなタイミング機能を単一の物
理的カウンタに組合せ、それは多様に１つもしくはそれ
以上のラッチまたは状態機械と相互作用しＬＩＮＫＴＥ
ＳＴ要求を満たす。

【００３１】図８および図９はＬＩＮＫＴＥＳＴ３２８
内に含まれるリンクカウンタ３５０の詳細な概略図であ
る。ＬＩＮＫＴＥＳＴ３２８は２つの重複していない１
０メガヘルツクロック、ＴＰＨ１およびＴＰＨ２を受信
しかつ３つのリンクテスト制御信号、受信リンク待ち
（ＲＸＬＮＫＷＴＸ）、伝送リンククロック（ＴＸＬＮ
ＫＣＫＸ）および受信リンククロック（ＲＸＬＮＫＣＫ
Ｘ）を発生する。ＬＩＮＫＣＮＴ３５０は各々のビット
位置から１つの複数個の実行（ｃａｒｒｙｏｕｔ）信号
（ＣＯＵＴ（ｘ））を発生する１８ビットカウンタであ
る。ＬＩＮＫＣＮＴ３５０ＣＯＵＴ（ｘ）パルスはｘお
よび入力クロック周波数の関数である。一般的に、Ｆ_ck
の周波数を有するクロックに対してＣＯＵＴ（ｘ）は２
^x+1／Ｆ_ck秒ごとにパルスを発生する。ＣＯＵＴ（ｘ）
におけるｘの３つの特定値、すなわち１３、１５および
１８に対して、ＬＩＮＫＣＮＴ３５０は１．６粍秒、
６．４粍秒および５２．４粍秒ごとにそれぞれにパルス
を発生する。ＬＩＮＫＴＥＳＴ時間ウインドウは以下の
ものを含み、それはａ）送信機がほぼ１６（＋／−８）
粍秒以上の期間の間非活動状態であるときにはいつでも
リンクビートの伝送を行なうこと、ｂ）すぐ前のリンク
ビートまたは受信活動の後２ないし７粍秒でただちにポ
ートがリンクビートを受信しないことを確実にするため
の監視およびｃ）すぐの先行するリンクビートまたは受
信活動の後１００（＋／−５０）粍秒以内にリンクビー
トまたは受信活動が起こることを確実にするための監視
である。ＣＯＵＴ（１５）、ＣＯＵＴ（１３）およびＣ
ＯＵＴ（１８）の値はそれぞれにこれらのウインドに接
近する。この発明の好ましい実施例は値に１．２５をか
けることによってＣＯＵＴ（１５）、ＣＯＵＴ（１３）
およびＣＯＵＴ（１８）の実際の値に適用する。周知の
ように、この乗法は５入力クロックパルスごとに４のみ
を計算することによって単純に達成され得る。こうし
て、ＣＯＵＴ（１３）、ＣＯＵＴ（１５）およびＣＯＵ
Ｔ（１８）の実際の近似値はそれぞれに２．０５粍秒、
８．２０粍秒および６５．５粍秒である。これらの値は
ＩＥＥＥ８０２．３によって必要とされるウインドウ
の範囲内である。

【００３２】図１０は図４、図５および図６のＬＩＮＫ
ＴＥＳＴ３２８のリンク制御（ＬＩＮＫＣＴＬ）３５２
の詳細な図である。複数個の反転レベル感知ラッチ（Ｎ
ＬＡＴ）はＣＯＵＴ信号を受信しかつそれらを示される
ように出力に対してクロックする。ＮＬＡＴは２つの入
力および１つの出力を有する。ＣＫ入力でのクロック信
号のアサーションは第１の入力（Ｄ入力）で現れるデー
タを反転し、かつそれを出力に与える。こうして、ＣＯ
ＵＴ（１３）はＲＸＬＮＫＷＴＸ信号に対応し、ＣＯＵ
Ｔ（１５）はＴＸＬＮＫＣＫＸ信号に対応しかつＣＯＵ
Ｔ（１８）はＲＸＬＮＫＣＫＸ信号に対応する。ＮＬＡ
Ｔおよびインバータは適当に信号を遅延しかつバッファ
に入れる。

【００３３】図１２、図１３、図１４および図１５は各
々のポートに相関のＭＡＵポートブロック（ＭＡＵＰＯ
ＲＴ）３７０を有するＭＡＵＢＡＮＫ３０６のブロック
図である。各々のＭＡＵＰＯＲＴ３７０は５つの信号を
受信し、それはリンクビートのそのポートの伝送を制御
する。これらの信号はＴＰＨ１、ＴＰＨ２、リセット
（ＲＥＳＥＴＴ）、ＴＸＬＮＫＣＫＸおよびＭＡＵ伝送
イネーブル（ＭＡＴＸＥＮＸ）を含む。ＳＴＡＴＵＳ３
０４によるＭＡＴＸＥＮＸの特定ポートへのアサーショ
ンはそのポートがパケットを伝送することを可能にす
る。こうして、ＭＡＵＰＯＲＴ３７０はポートがデータ
の伝送の処理の状態にあるという指示としてＭＡＴＸＥ
ＮＸ信号を使用することができる。

【００３４】図８および図９はＬＩＮＫＴＥＳＴのさま
ざまなウインドウを確立するためのＣＯＵＴ（ｘ）信号
に応答するラッチの動作の論理図である。概念的に、こ
の発明の好ましい実施例は図８および図９の回路を参照
することによって理解され得る。従属（Ｍ／Ｓ）Ｒ−Ｓ
フリップフロップ３７５は、当該技術においてよく理解
されるように、リセット入力Ｒでのパルスのアサーショ
ンの際に出力Ｑをデアサートする。フリップフロップ３
７５はセット入力Ｓに結合された信号のアサーションお
よび続いて起こるデアサーションの際にＱ出力をアサー
トする。論理積（ＡＮＤ）ゲート３７７は１つの入力で
のフリップフロップ３７５のＱ出力および別の入力での
フリップフロップ３７５のＳ入力への入力を受信する。
動作において、回路はＲ入力でＣＬＥＡＲをアサーショ
ンしフリップフロップ３７５をクリアしかつＡＮＤゲー
ト３７７の出力をデアサートする。ＡＮＤゲート３７７
の出力は特定タイミングウインドウが満たされたかどう
かを示す。ＣＯＵＴ（１５）に対して、ＬＩＮＫＴＥＳ
Ｔ３２８はＣＬＥＡＲのデアサーションの後すぐからほ
ぼ８．２粍秒の間のいずれかからのＳ入力をアサートす
るであろう。ＣＯＵＴ（１５）のアサーションおよびそ
の後のデアサーションはフリップフロップ３７５のＱ出
力を設定する。その後、回路がＣＬＥＡＲをアサートす
るかまたは約８．２粍秒後に、ＬＩＮＫＴＥＳＴ３２８
はＣＯＵＴ（１５）を再びアサートする。ＣＯＵＴ（１
５）の前のＣＬＥＡＲのアサーションはフリップフロッ
プ３７５の出力Ｑをデアサートし、ＡＮＤゲート３７７
の出力のアサーションを防ぐであろう。この場合におい
て、このことは回路がウインドウ内でＣＯＵＴ（１５）
の連続するパルスの間の期間の２倍よりも少なくＣＬＥ
ＡＲをアサートしたということを意味する。この場合に
おいて、ウインドウは標準によって設定された１６（＋
／−８）のウインドウ内で約８．２粍秒ないし１６．４
粍秒である。しかしながら、フリップフロップ３７５が
そのＱ出力をアサートする間にもしＬＩＮＫＴＥＳＴ３
２８がＣＯＵＴ（１５）をアサートすれば、ＣＯＵＴ
（１５）の前のアサーションおよびその後のデアサーシ
ョンに起因してＡＮＤゲート３７７はその出力をアサー
トするであろう。ＡＮＤゲート３７７のアサーションは
ＣＬＥＡＲの反転アサーションなしのＣＯＵＴ（１５）
の連続するパルスの受信を示す。ＡＮＤゲート３７７の
アサーションの結果として起こることは特定の応用に依
存する。ＣＯＵＴ（１５）（すなわちＴＸＬＮＫＣＫ
Ｘ）に対して、回路はハードウエアシステムリセットの
後または特定ポートからの伝送の際にＣＬＥＡＲをアサ
ーションする。ＩＥＥＥ８０２．３標準は、ＭＡＵが
パケット伝送またはリンクビートのいずれかのＭＡＵか
らの何らかの伝送の後ほぼ１６（＋／−８）粍秒以内で
リンクビートを伝送することを必要とする。こうして、
ＡＮＤゲート３７７出力のアサーションはＭＡＵからの
リンクビートの発生を開始する。

【００３５】同様に、ＣＯＵＴ（１３）、（すなわちＲ
ＸＬＮＫＷＴＸ）に対して、回路は受信されたリンクビ
ートごとでＣＬＥＡＲをアサーションする。ＩＥＥＥ
８０２．３標準は最小限の時間の２ないし７粍秒が連続
する受信されたリンクビートの間であるべきだというこ
とを要求する。こうして、ＡＮＤゲート３７７出力のア
サーションは最小限の持続期間が達成されたということ
を示し、すなわちそれはリンクビートの受信なしにフリ
ップフロップ３７５が２つの連続するＣＯＵＴ（１３）
パルスを受信したということを示す。

【００３６】この発明の好ましい実施例はＣＯＵＴ（１
８）に対して図１６の回路の代わりに受信リンク状態機
械（ＲＸＬＮＫＳＭ）を使用する。ＩＭＲ５０は伝送活
動のための最大限の時間を監視するために図１６におけ
るような回路を使用し得る。その場合において回路はＭ
ＡＵがパケットデータ、リンクビートまたは衝突信号の
いずれかを受信するときにはいつでもＣＬＥＡＲをアサ
ートする。ＣＬＥＡＲのアサーションなしのＣＯＵＴ
（１８）、（すなわちＲＸＬＮＫＣＫＸ）の連続するア
サーションは１００（＋／−５０）粍秒以上が経過しか
つＬＩＮＫＴＥＳＴが失敗したということを示す。

【００３７】図１８および図１９はＭＡＵＰＯＲＴ３７
０においてＴＸＬＮＫＣＫＸ入力に対する図１６の回路
を実現する詳細な概略図である。ＭＡＴＸＥＮＸは図１
６およびＣＯＵＴ（１５）に関して説明されたＣＬＥＡ
Ｒに対応する。１対のＮＬＡＴ、ＮＬＡＴ３８０および
ＮＬＡＴ３８２はフリップフロップ３７５に対する図１
６において説明されたラッチ機能に対する１つの実施例
を与える。ＮＬＡＴ３８２がそのＣＫ入力でのＴＰＨ２
のアサーションに応答する間ＮＬＡＴ３８０はＣＫ入力
でのＴＰＨ１のアサーションに応答して動作する。イン
バータ３８４は入力でＭＡＴＸＥＮＸを受信する。二重
の入力ＮＡＮＤゲート３８６はインバータ３８４の出力
から反転されたＭＡＴＸＥＮＸを受信する。３倍の入力
ＮＡＮＤゲート３９０もまたインバータ３８４から反転
されたＭＡＴＸＥＮＸ信号を受信する。インバータ３９
２の入力はＮＡＮＤゲート３９０から出力信号を受信す
る。インバータ３９２の出力のアサーションはＭＡＵに
よってリンクビート発生を開始する。

【００３８】ＮＬＡＴ３８０のデータ入力はＮＡＮＤゲ
ート３８６から出力信号を受信する。二重の入力ＮＯＲ
ゲート３９４は１つの入力でＮＬＡＴ３８０の出力を受
信する。ＮＯＲゲート３９４は別の入力でＲＥＳＥＴを
受信しかつＮＬＡＴ３８２の入力に出力信号を与える。
ＮＡＮＤゲート３９０はＮＬＡＴ３８２の出力を受信す
る。さらに、二重の入力ＯＲゲートは一方の入力でＮＬ
ＡＴ３８２の出力をかつ他方の入力でＴＸＬＮＫＣＫＸ
を受信する。ＮＡＮＤゲート３８６は入力でＯＲゲート
３９６の出力を受信する。

【００３９】動作において、ＲＥＳＥＴＴ、ＭＡＴＸＥ
ＮＸおよびＴＸＬＮＫＸがデアサートされた状態で開始
すると、ＲＥＳＥＴＴのアサーションはＮＬＡＴ３８２
への入力をデアサートし、それによってＴＰＨ２のアサ
ーションの際に出力をアサートする。インバータ３８４
はその出力をＮＡＮＤゲート３９０にアサートし、それ
はＴＸＬＮＫＣＫのデアサーションによってインバータ
３９２出力をアサートすることから防がれる。その後、
ＯＲゲート３９６はその出力をＮＡＮＤゲート３８６の
入力にアサートする。ＲＥＳＥＴＴのアサーションはこ
の構成においてシステムを維持する。ＮＡＮＤゲート３
８６はその出力をＮＬＡＴ３８０にデアサートし、それ
はその後にＴＰＨ１のアサーションの際にＮＬＡＴ３８
０の出力をアサートする。これはＮＬＡＴ３８０および
３８２の設定状態である。

【００４０】ＭＡＴＸＥＮＸのアサーションはＮＡＮＤ
ゲート３８６の入力をデアサートしかつインバータ３９
２の出力をデアサートし、それによってリンクビートの
発生を抑制する。このアサーションはＮＬＡＴのクリア
状態をもしそれらがクリアであったなら変更しない（す
なわちこのアサーションはＮＬＡＴをクリアする）。Ｍ
ＡＴＸＥＮＸのその後のデアサーションはＮＡＮＤゲー
ト３８６およびＮＡＮＤゲート３９０への入力のアサー
ションという結果に終わる。ＴＸＬＮＫＣＫＸのアサー
ションは入力をＮＬＡＴ３８０にデアサートすることに
よってＮＬＡＴを設定する。これは適当なタイミング遅
延を伴ってＮＬＡＴ３８２の出力をアサートする。ＮＬ
ＡＴ３８２の出力のアサーションの前のＴＸＬＮＫＣＫ
ＸのデアサーションがＮＡＮＤゲートの入力のデアサー
ションという結果に終り、インバータ３９２をデアサー
トされた状態に維持するのでインバータ３９２はデアサ
ートされた状態におかれる。しかしながら、ＮＬＡＴは
今設定されている。ＭＡＴＸＥＮＸのその後のアサーシ
ョンはＮＬＡＴ３８０の入力をアサートしＮＬＡＴをク
リアするであろう。ＮＬＡＴが設定される間のＴＸＬＮ
ＫＣＫＸのアサーションはＮＡＮＤゲート３９０のすべ
ての入力のアサーションという結果に終り、それによっ
てインバータ３９２の出力をアサートし、リンクビート
の発生を開始する。

【００４１】図２１、図２２、図２３および図２４はＳ
ＴＡＴＵＳ３０４の詳細なブロック図である。ＳＴＡＴ
ＵＳ３０４はＩＭＲＳＭ３００からの信号に関連して動
作しポートの数および型に対してＩＭＲを詳細に述べ
る。ＩＭＲＳＭ３００はポートの特定の型およびそれら
の数を知らない。ＳＴＡＴＵＳ３０４ブロックは個別ポ
ートの活動を監視し、受信している、かつ伝送している
ポートを識別する。ＳＴＡＴＵＳ３０４はまた、たとえ
ば受信ポートに対する伝送イネーブルを不能化するよう
に特定ポートを非選択するためにポートに対して指示さ
れたイネーブリング信号を修正する。ＳＴＡＴＵＳ３０
４はＩＭＲ５０の各々のＭＡＵポートに対してＭＡＵ状
態回路（ＭＡＵＳＴＡＴ）５００をかつＡＵＩポートに
対してＡＵＩ状態回路（ＡＵＩＳＴＡＴ５０２）を含
む。状態制御（ＳＴＡＴＣＴＬ）５０４はＭＡＵＳＴＡ
Ｔ５００回路およびＡＵＩＳＴＡＴ５０２回路の動作を
制御する。ＳＴＡＴＵＳ３０４は他の信号の中でＴＸＥ
ＮＴ、ＧＥＮＪＡＭＴ、ＡＬＴＣＳＥＮＴ、ＴＷ３ＤＯ
ＮＥＸ、ＲＸＣＯＬＴ、ＲＥＳＥＴＴ、ＴＰＨ１および
ＴＰＨ２を受信する。ＳＴＡＴＵＳ３０４はＣＳＸ、Ｏ
ＮＥＣＯＬＸおよびＭＬＴＩＣＯＬＸを含む複数個の信
号を発生する。ツイストペアポートにつき１つの複数個
のＭＡＵ状態（ＭＡＵＳＴＡＴ）回路５００は各々のポ
ートから状態情報を与えかつその相関のポートに対して
制御情報を与える。同様に、ＡＵＩ状態（ＡＵＩＳＴＡ
Ｔ）５０２はＡＵＩポートに関する状態情報および制御
情報を与える。

【００４２】図２６および図２７は図２１、図２２、図
２３および図２４のＡＵＩＳＴＡＴ５０２の詳細なブロ
ック図である。ＡＵＩＳＴＡＴ５０２はＡＵＩキャリア
センス検出器（ＡＵＩＣＳＤＥＴ）５１０、区分状態機
械（ＰＡＲＴＳＭ）５１２、伝送回復制御（ＴＸＲＥＣ
ＣＴＬ）５１４、伝送回復カウンタ（ＴＸＲＥＣＣＮ
Ｔ）５１６、衝突カウント制限制御（ＣＣＬＩＭＣＴ
Ｌ）５１８および衝突カウント制限カウンタ（ＣＣＬＩ
ＭＣＮＴ）５２０を含む。ユーザーがＰＡＲＴＳＭ５１
２に対して交互の再接続アルゴリズムを選択しなけれ
ば、ＰＡＲＴＳＭ５１２はＩＥＥＥ８０２．３標準区
分状態機械と均等に働く。

【００４３】図２９および図３０は図２１、図２２、図
２３および図２４のＭＡＵＳＴＡＴ５００の詳細なブロ
ック図である。ＭＡＵＳＴＡＴ５００はＭＡＵキャリア
センス検出器（ＭＡＵＣＳＤＥＴ）５５０、区分状態機
械（ＰＡＲＴＳＭ）５５２、受信リンク状態機械（ＲＸ
ＬＮＫＳＭ）５５４、受信リンク検出器（ＲＸＬＮＫＤ
ＥＴ）５５６、衝突カウント制限制御（ＣＣＬＩＭＣＴ
Ｌ）５５８および衝突カウント制限カウンタ（ＣＣＬＩ
ＭＣＮＴ）５６０を含む。ユーザーがＰＡＲＴＳＭ５５
２に対して交互の再接続アルゴリズムを選択しなければ
ＰＡＲＴＳＭ５５２はＩＥＥＥ８０２．３標準区分状
態機械と均等に働く。

【００４４】図３１はＲＸＬＮＫＤＥＴ５５６において
ＲＸＬＮＫＷＴＸ入力に対して図１６の回路を実現する
詳細な概略図である。信号ＬＩＮＢＥＡＴ、ＲＥＳＥＴ
Ｘ、ＲＸＬＮＫＷＴＸ、ＴＰＨ１およびＴＰＨ２はＮＬ
ＡＴ４００、ＮＬＡＴ４０２およびＮＡＮＤゲート４０
４で動作しＬＩＮＫＢＥＡＴの間で最小限の時間の期間
が経過したことを示す最小限の時間終了（ＭＩＮＴＤＯ
ＮＥ）をアサートする。１対のＮＬＡＴ、ＮＬＡＴ４１
０およびＮＬＡＴ４１２は一時的なパルス出力よりもむ
しろレベル出力を与えるためにＭＩＮＴＤＯＮＥの値を
保持する。二重の入力ＮＡＮＤゲート４２０は３倍の入
力ＮＯＲゲート４２６の出力に結合された入力を有する
直列のインバータ４２２および４２４から入力を受信す
る。二重の入力ＯＲゲート４３０はＲＸＬＮＫＷＴＸの
論理和およびＮＬＡＴ４０２の反転された出力を発生す
る。ＮＡＮＤゲート４２０は入力でＮＯＲゲート４３０
の論理和を受信する。二重の入力ＯＲゲート４３２はＲ
ＸＬＮＫＷＴＸの論理和およびＮＬＡＴ４１２の反転さ
れた出力を発生する。２回反転された受信リンクビート
（ＲＸＬＩＮＫＡ）信号のアサーションはそのデータ入
力がこの発明の実施例において接地である特定レベルに
拘束されるＮＬＡＴ４３０をクロックする。同期回路４
３２はＮＬＡＴ４３０のアサートされた出力を受信しか
つそれをＴＰＨ１およびＴＰＨ２に従って時間決めしか
つクロックとしてＴＰＨ２を有するＮＬＡＴ４３４の入
力に信号を与える。ＮＯＲゲート４２６は１つの入力で
ＮＬＡＴ４３４（ＬＩＮＫＢＥＡＴ）の反転された出力
を受信する。ＮＯＲゲート４２６はまたＲＥＳＥＴＴお
よびポートがキャリアセンス（ＣＳ）を受信したという
ことを示す信号を受信する。ＮＬＡＴ４３０はＮＯＲゲ
ート４２６の１度反転された出力に拘束されたセット入
力を含む。

【００４５】入力信号ＲＸＬＩＮＫＡ、ＲＥＳＥＴＸ、
ＣＳおよびＲＸＬＮＫＷＴＸがデアサートされた状態
で、ＮＬＡＴ４３０はクロック入力を受信せず、その結
果ＲＥＳＥＴＸのアサーションまでＬＩＮＫＢＥＡＴの
レベルが規定されない状態になる。ＲＥＳＥＴＸのアサ
ーションはＬＩＮＫＢＥＡＴをデアサートするＮＬＡＴ
４３０を設定する。さらに、ＲＥＳＥＴＸアサーション
はＮＡＮＤゲート４２０およびＮＡＮＤゲート４０４の
出力を順番にアサートする。ＮＡＮＤゲート４０４アサ
ーションは適当なタイミング遅延の後ＭＩＮＴＤＯＮＥ
をデアサートする。ＮＡＮＤゲート４２０アサーション
はＮＬＡＴ４００および４０２をクリアし、ＮＡＮＤゲ
ート４０４にかつＯＲゲート４３０に与えられたＮＬＡ
Ｔ４０２の反転された出力をデアサートする。ＲＥＳＥ
ＴＸ、ＬＩＮＫＢＥＡＴおよびＣＳの構成は上で説明さ
れた態様でＮＬＡＴ４００および４０２をすべて均等に
効果的にクリアする。

【００４６】ＮＬＡＴ４００および４０２はＲＸＬＮＫ
ＷＴＳのアサーションによって設定される。ＲＥＳＥＴ
Ｘ、ＣＳまたはＬＩＮＫＢＥＡＴのいずれかのその後に
起こるアサーションはＮＬＡＴ４００および４０２をク
リアするであろう。しかしながら、２つの連続するＲＸ
ＬＮＫＷＴＸアサーションはＮＡＮＤゲート４０４出力
をデアサートし、それによってクリアされるまで新しい
値でＮＩＮＴＤＯＮＥをアサートしかつＮＬＡＴ４１０
および４１２をラッチするであろう。

【００４７】図３３、図３４および図３５はこの発明の
好ましい実施例に従うＲＸＬＮＫＳＭ５５４のフロー図
である。ＲＸＬＮＫＳＭ５５４は６つの状態を含みかつ
リンクビートの受信または受信活動から長すぎる期間が
経過した（１００＋／−５０粍秒）かどうかを決定する
ための機構を設ける。６つの状態はＩＤＬＥ（ステップ
９１６）、フェイルチェック（ＦＡＩＬＣＫ）（ステッ
プ９２２）、リンクテストフェイル（ＬＩＮＫＦＡＩ
Ｌ）（ステップ８５０）、拡張されたリンクテストフェ
イル（ＬＴＥＳＴＸ）（ステップ８８４）、リンクフェ
イルテスト（ＬＦＴＥＳＴ）（ステップ８６８）および
リンクフェイルテスト１（ＬＦＴＥＳＴ１）（ステップ
９００）を含む。

【００４８】図３３、図３４および図３５のフロー図は
特定的にこの発明の好ましい実施例の動作を説明する。
始めに、ＲＸＬＮＫＳＭ５５４はハードウエアリセット
の後ＬＩＮＫＦＡＩＬ状態（ステップ８５０）を入力す
る。ＬＩＮＫＦＡＩＬ信号（アクティブロー）をアサー
トするとすぐに、ＬＩＮＫＦＡＩＬ状態はＩＭＲ５０に
対するポートをリンクテストに失敗した１つのポートと
して識別する。ＲＸＬＮＫＳＭの各々をＬＩＮＫＦＡＩ
Ｌ状態におくことによって、各々のポートは可能化され
る前にそれ自身を証明しなければならない。ＬＩＮＫＦ
ＡＩＬ状態は、しかしながらＲＥＳＥＴＸがアサートさ
れる限りＬＩＮＫＦＡＩＬをアサートしないであろう。
このことは逆の互換性を斟酌する。リンクビートを発生
していないノードに接続されたポートはＬＩＮＫＦＡＩ
Ｌ状態におかれるがＬＩＮＫＦＡＩＬ信号はアサートさ
れ得ないので、ＩＭＲ５０は特定ポートをリンクテスト
に失敗したものとして扱わずかつポートは動作し続け
る。そのＬＩＮＫＦＡＩＬがアサートされた状態のポー
トはデータを伝送または受信することができない。ステ
ップ８５４でのテストはポートに対するいずれかの受信
活動（ＣＳ）が検出されたかどうかを決定する。もしそ
うであれば、ステップ８８４のＬＴＥＳＴＸ状態へのＲ
ＥＸＬＮＫＳＭ５５４の遷移が起こる。ＬＩＮＫＦＡＩ
Ｌ状態における間のリンクビートの受信はリンクビート
の認定（ｑｕａｌｉｆｉｃａｔｉｏｎ）を開始し、リン
クビートの間で最小限の期間が存在するかどうかを決定
し、それはすなわちＭＩＮＴＤＯＮＥがアサートされる
かを検査する。ステップ８５６および８６０でのそのよ
うなテストはリンクビートが適切なリンクビートである
ということを決定する。ＬＩＮＫＦＡＩＬ状態における
ときの適切なリンクビートの受信はＲＸＬＮＫＳＭ５５
４がステップ８６８でＬＦＴＥＳＴへの遷移を行なうこ
とを引起す。

【００４９】ＬＦＴＥＳＴ状態はテストしポートがリン
クを得たかをかつそれがしたがって再接続され得るかど
うかを決定する。ＩＥＥＥ８０２．３標準は特定の数
のリンクビートの受信がＲＸＬＮＫＳＭ５５４にポート
がデータの受信または伝送を行なうことを可能にさせる
ことを引起すべきだということを規定する。リンクビー
トカウンタはそれが十分な数の適切なリンクビートを計
算したとき、信号ＬＣＮＴＤＯＮＥをアサートする。Ｌ
ＦＴＥＳＴ状態における間、リンクビートの間の時間が
少なすぎるような不適切なリンクビートの受信はＲＸＬ
ＮＫＳＭ５５４をＬＩＮＫＦＡＩＬ状態に遷移し戻す。
適切なリンクビート信号の受信はＲＸＬＮＫＳＭ５５４
がＬＣＮＴＤＯＮＥがアサートされるかどうかをテスト
することを引起す。ＬＣＮＴＤＯＮＥのアサーションは
ＲＸＬＮＫＳＭ５５４をＬＴＥＳＴＸ状態に遷移させ
る。しかしながら、タイミング信号ＲＸＬＮＫＣＫＸに
よって計測されるように、リンクビートの受信の間で長
すぎる期間が経過するかもしれない。ＲＸＬＮＫＣＫＸ
は前に説明された。ＬＦＴＥＳＴ状態における間のＲＸ
ＬＮＫＣＫＸのアサーションはＲＸＬＮＫＳＭ５５４を
ステップ９００のＬＸＴＥＳＴ１状態に遷移させる。リ
ンクビートの間の最大限の時間が超過したとき、ＬＦＴ
ＥＳＴ１状態における間ＲＸＬＮＫＣＫＸのアサーショ
ンがＲＸＬＮＫＳＭ５５４をＬＩＮＫＦＡＩＬ状態に遷
移し戻すということを除けば、ＬＦＴＥＳＴ１は基本的
にＬＦＴＥＳＴ状態に均等である。ＬＦＴＥＳＴ１状態
における適切なリンクビートの受信の後の特定の遷移は
ＬＣＮＴＤＯＮＥ信号の状態に依存する。ＬＣＮＴＤＯ
ＮＥのアサーションはＲＸＬＮＫＳＭ５５４をＬＴＥＳ
ＴＸ状態に遷移させ一方でデアサーションはＲＸＬＮＫ
ＳＭ５５４をＬＦＴＥＳＴ状態に復帰させる。

【００５０】ＲＸＬＮＫＳＭ５５４がＬＴＥＳＴＸ状態
にあるとき、ＩＭＲ５０は活動、受信または伝送を待
ち、ポートがネットワーク上でインパクトを最小限にす
るように再接続される前に停止する。これは可能化（ｅ
ｎａｂｌｅｍｅｎｔ）よりも少し前の待ち状態である。
ＣＳおよびＴＸＥＮＸ（ポートが伝送されているという
ことを示す信号）が両方ともデアサートされるとき、Ｒ
ＸＬＮＫＳＭ５５４はステップ９１６のＩＤＬＥ状態に
遷移する。ＩＤＬＥ状態における間、ＲＸＬＮＫＳＭ５
５４は受信活動またはリンクビートの受信の間の時間の
期間が大きすぎないかどうかを監視し続ける。ＲＸＬＮ
ＫＣＫＸのアサーションはＲＸＬＮＫＳＭ５５４が状態
への遷移を行なうことを引起し、時間の間隔を検査す
る、すなわちステップ９２２のＦＡＩＬＣＫである。Ｒ
ＸＬＮＫＣＫＸの第２のアサーションはＲＸＬＮＫＳＭ
５５４をステップ８５０のＬＩＮＫＦＡＩＬ状態に送る
であろう。さもなければ、適切なリンクビートの受信は
ＲＸＬＮＫＳＭ５５４をＩＤＬＥ状態へと復帰させるで
あろう。適切なリンクビートの受信またはＲＸＬＮＫＣ
ＫＸのアサーションが起こるまで不適切なリンクビート
はＲＸＬＮＫＳＭないしＦＡＩＬＣＫ状態を循環する。

【００５１】ＩＩＩ．リンクビート受信不能化この発明の好ましい実施例はポートごと的に選択的にリ
ンクビート受信を不能化することができる。すなわち、
必要とされるリンクビートを発生しないノードとの互換
性を維持することであり、そのノードに接続されたＭＡ
Ｕの選択的な不能化はＭＡＵポートがたとえＲＸＬＮＫ
ＳＭ５５４が他の態様でリンクフェイル状態を示すとし
てもノードに関する送信および受信を維持することを可
能にするであろう。ＩＭＲ５０は特定ＳＩ信号を介して
ＴＥＳＴＰＯＲＴ３２６でコマンドを受信する。各々の
コマンドに対して、ＴＥＳＴＰＯＲＴ３２６はコマンド
信号管理ｏｐコード（ＭＮＴＯＰＣＡ）、管理およびテ
ストストローブ（ＭＮＴＳＴＢＴ）ならびに管理アドレ
ス（ＭＮＴＡＤＲＡ）を発生する。ＭＮＴＯＰＣＡは３
つのビット線を含み、それらはＭＮＴＯＰＣＡ（０）、
ＭＮＴＯＰＣＡ（１）およびＭＮＴＯＰＣＡ（２）であ
る。ＭＮＴＡＤＲＡは４つのビット線を含み、それらは
ＭＮＴＡＤＲＡ（０）、ＭＮＴＡＤＲＡ（１）、ＭＮＴ
ＡＤＲＡ（２）およびＭＮＴＡＤＲＡ（３）である。Ｓ
ＴＡＴＵＳ３０４のＳＴＡＴＣＴＬ５０４はＭＮＴＡＤ
ＲＡビットを受信しかつアドレスをデコードし管理ポー
ト選択（ＭＮＴＰＳＥＬ）信号を適当なポートにアサー
トする。適当なＭＮＴＰＳＥＬ、ＭＮＴＯＰＣＡ、ＭＮ
ＴＳＴＢＴおよびＲＥＳＥＴＴは特定ＭＡＵＳＴＡＴ５
００においてラッチを設定し、リンクビート受信の不能
化を示す。好ましい実施例において、たとえばＲＥＳＥ
ＴＴはリンクビート受信の可能化を示すラッチを開始さ
せる。適当なＭＮＴＰＳＥＬ、ＭＮＴＯＰＣＡ、ＭＮＴ
ＳＴＢＴおよびＲＥＳＥＴＴはまた特定ポートに対して
選択的にリンクビート受信を再可能化するであろう。ラ
ッチの出力はＲＸＬＮＫＳＭ５５４のＲＥＳＥＴＸを駆
動する。ＲＥＳＥＴＸは特定ＲＸＬＮＫＳＭ５５４をリ
ンクフェイル状態に置くが、それはリンクパス指示出力
としてである。こうして、ＩＭＲ５０はパス指示に起因
してＬＩＮＫＴＥＳＴが成功したときに動作するが再可
能化に際しては、ＲＸＬＮＫＳＭ５５４は成功する動作
の前にＬＩＮＫＴＥＳＴを通過させなければならない。

【００５２】図３７、図３８および図３９は図２９およ
び図３０のＭＡＵＣＳＤＥＴ５５０の詳細な概略図であ
る。図３７、図３８および図３９は回路６００として識
別されるリンクビート受信不能化に対する回路を含む。
回路６００はリンクテストイネーブル信号（ＬＮＫＴＳ
ＴＥＮ）を制御するためにＭＮＴＯＰＣＡ（１）、ＭＮ
ＴＯＰＣＡ（２）、ＭＮＴＰＳＥＬ、ＭＮＴＳＴＢＴお
よびＲＥＳＥＴＴを使用する。ＬＮＫＴＳＴＥＮのアサ
ーションまたはデアサーションは受信リセット信号（Ｒ
ＥＳＥＴＲＸ）の状態に影響を与える。特定的に、たと
えば１対のＮＬＡＴ６０２および６０４で構成されるラ
ッチを設定することによってＲＸＬＮＫＳＭ５５４がリ
ンクビートを捜すことができるかどうかを決定する。Ｒ
ＥＡＣＥＴＲＸがアサートされるので、ＬＮＫＴＳＴＥ
Ｎのデアサーションはリンクビート受信を不能化する。
図２９および図３０に示されるように、ＲＥＳＥＴＲＸ
はＲＸＬＮＫＳＭ５５４においてかつＲＸＬＮＫＤＥＴ
５５６においてＲＥＳＥＴＸになる。

【００５３】図４０は図３７、図３８および図３９の回
路６００の詳細な図である。ＭＮＴＯＰＣＡの特定の組
合わせはＮＬＡＴ６０２およびＮＬＡＴ６０４で構成さ
れたラッチを設定またはクリアし、ポートごと的にリン
クビート受信を選択的に可能化または不能化することを
可能にする。ＳＴＡＴＣＴＬ５０４は選択的にＭＮＴＰ
ＳＥＬを特定ＭＮＴＡＤＲＡに対応する特定ポートにア
サートし、特定ポートの選択的な制御を許容する。

【００５４】ＩＶ．直列のポート活動走査直列のポート活動走査機能は直列のフォーマットにおい
てＩＭＲ５０の出力ピン（ＣＲＳ）に対する各々のポー
トについてのキャリアセンス情報を与える。このフォー
マットは減少された組のピンで中心の管理目的に対する
キャリアセンス情報へのアクセスを許容する。８つのツ
イストペアポートおよび１つのＡＵＩポートを有する好
ましい実施例において、ＣＲＳデータ出力は１０ビット
位置を含む。これらの位置のうち９個はポートにつき１
つの位置でポートに対応する。１０番目の位置はポート
に対応せずかつストローブパルス（ＳＴＲ）の発生のた
めのビット時間を単純に確保する。ＩＭＲ５０はＣＲＳ
ストリーム（ｓｔｒｅａｍ）の１０ビット位置ごとにス
トローブパルス（ＳＴＲ）を発生し、ポートに対する１
組のキャリアセンス信号を示す。ＳＴＲ位置に対応する
位置以外のＣＲＳビットストリームの各々の位置は特定
ポートに対するキャリアセンスが最後のサンプル期間の
間のいずれの時間にも活動状態であったかどうかを示
す。

【００５５】図５３はキャリアセンスモニタ機能を含む
この発明の好ましい実施例の実現化例である。特定的に
各々のビット位置を識別するために、ＩＭＲ５０内部１
０メガヘルツクロックに同期されたクロックは１組のキ
ャリアセンス信号の直列から並列への変換を可能にする
であろう。ＩＭＲ５０は外部クロック９５０に対する外
部クロック信号を受信し、それは好ましい実施例におい
てたとえば２０メガヘルツである。第１のＤフリップフ
ロップ９５２はクロック出力を非同期リセットへと同期
させる。この同期されたリセットはＩＭＲ５０にかつ第
２のＤフリップフロップ９５４に適用され、それは外部
クロックを受信する。この態様で、フリップフロップ９
５４のＱ出力は１０メガヘルツクロックであり、ＩＭＲ
５０の内部クロックに一致する。フリップフロップ９５
４クロックはシフトレジスタ９６０をその出力でクロッ
クすることによって直列のビットストリームアウト（Ｃ
ＲＳ）において各々のビット位置をサンプリングするこ
とができる。ＳＴＲのアサーションはシフトレジスタ９
６０をレジスタ９６２にロードし、直列から並列への変
換を完成する。

【００５６】この発明の好ましい実施例はいずれのキャ
リアセンス活動の際にも設定される各々のポートと相関
のラッチを提供する。ポートのすべてのラッチをともに
ディジーチェーン状態にすることによって各々のラッチ
の値が直列のビットストリームにアクセスされかつ付加
されることを可能にする。トークンはポートを介して循
環しかつ各々の特定ポートのラッチがその値を直列のデ
ータストリームに寄与し最終的にＣＲＳとして出力とな
るようにすることを引起す。トークンを有さないポート
は前のポートから後のポートへと単にデータを通過させ
る。ラッチがトークンに応答してそのストアされた値を
ビットストリームに付加した後、ポートがキャリアセン
スを検出し続けなければトークンはラッチのリセットを
引起す。さもなければ、トークンが循環する次のサンプ
リングの期間までラッチは変化されないままにおかれ
る。

【００５７】特定的に、図３７、図３８および図３９に
おいて示されるＭＡＵＣＳＤＥＴ５５０に含まれる回路
６５０はトークン（「ＣＳＭＳＴＢＩ」におけるキャリ
アセンスマスタストローブのアサーション）を受信する
ための一般的な回路であり、ＮＬＡＴ６５２およびＮＬ
ＡＴ６５４で構成されるラッチを照会する。特定ポート
に対するキャリアセンス（ＣＳ）のアサーションはＮＬ
ＡＴ６５２およびＮＬＡＴ６５４のラッチの組合せを設
定する。ＣＳＭＳＴＢＩのアサーションは論理ゲート組
合わせ６５６がキャリアセンス管理出力（ＣＳＭＯ）と
してＮＬＡＴ６５２および６５４の状態を出力すること
を引起す。ＣＳＭＳＴＢＩのデアサーションは論理ゲー
ト組合わせ６５６がＣＳＭＯに直接にキャリアセンス管
理入力（ＣＳＭＩ）を出力することを引起し、そこにお
いてＣＳＭＩはすぐ前のポートのＣＳＭＯである。ＣＳ
ＭＳＴＢＩのアサーションはＮＬＡＴ６６０およびＮＬ
ＡＴ６６２を伝播しＣＳＭＳＴＢＩのアサーションの後
キャリアセンスマスタストローブアウト（ＣＳＭＳＴＢ
Ｏ）１つのクロックサイクル（いずれかの順序において
連続するＴＰＨ１およびＴＰＨ２パルスのアサーショ
ン）をアサートする。ＣＳＭＯの出力はしかしながらラ
ッチによって伝播されず、各々のポートのラッチ状態を
伝播するようにディジーチェーン接続を準備する。図２
１、図２２、図２３および図２４において示され得るよ
うに、特定ポートのＣＳＭＯはすぐのその後のポートの
ＣＳＭＩになる。同じことがポートのＣＳＭＳＴＢＯに
対して真であり、それはすぐのその後のポートのＣＳＭ
ＳＴＢＩになる。このトークンシステムはすべてのポー
トに対してこの態様で作動する。

【００５８】図４２、図４３および図４４は図２６およ
び図２７のＡＵＩＣＳＤＥＴ５１０の回路図である。Ａ
ＵＩＣＳＤＥＴ５１０はリセットの際にトークンを開始
させ、ポートおよびチャネルを介して最後のビットスト
リームおよびその相関のストローブをそれぞれにＣＲＳ
Ｔ（ＰＡＤＣＲＳである）およびＳＴＢＴ（ＰＡＤＳＴ
Ｂである）としてＴＥＳＴＰＯＲＴ３２６に伝播したキ
ャリアセンス直列のビットストリームに１０番目のスペ
ースパルスを与える。

【００５９】ＡＵＩＣＳＤＥＴ５１０はリセットの後第
１のポートに対して第１のトークンを開始させるための
回路７００を含む。この第１のトークンはＣＳＭＴＢＯ
でありかつ一列に第１のポートへと入力する。回路７０
０はＭＡＵＣＳＤＥＴ５５０の回路６５０のすべての機
能を含みかつトークン開始特徴、パルス付加を含み、か
つＴＥＳＴＰＯＲＴ３２６に対してストローブとしてす
べてのポートを通過したストローブを抽出する。図２
１、図２２、図２３および図２４において示されるよう
に、ＡＵＩＳＴＡＴ５０２のＣＳＭＳＴＢＯはＣＳＭＳ
ＴＢＩとして第１のＭＡＵＳＴＡＴ５００に与えられた
開始ストローブ（ＳＴＢＥ）になる。

【００６０】ＮＬＡＴ７０２およびＮＬＡＴ７０４はＡ
ＵＩポートに対してキャリアセンスの均等物をストア
し、それはＤＩである。これらのＮＬＡＴ７０２および
７０４は図３７、図３８および図３９の回路６５０のＮ
ＬＡＴ６５２および６５４に応答する。ＡＵＩＣＳＤＥ
Ｔ５１０は最後のＭＡＵＳＴＡＴ５００からのトークン
までＣＳＭＩ入力から受信されたビットストリームをＣ
ＲＳＴ信号上に通過させる。ＣＳＭＳＴＢＩのアサーシ
ョンはＮＬＡＴ７０２および７０４にストアされた値を
ＣＲＳＴに寄与する。

【００６１】１つのクロックの後、トークンは１対のＮ
ＬＡＴ、ＮＬＡＴ７１０およびＮＬＡＴ７１２を通過す
る。第２の対のＮＬＡＴ、ＮＬＡＴ７１４およびＮＬＡ
Ｔ７１６はＣＳＭＳＴＢＯを第１のＭＡＵＳＴＡＴ５０
０にアサートすることによってポートに対してトークン
を開始させる。ＮＬＡＴ７２０はＮＬＡＴ７１０および
７１２を伝播するストローブをサンプリングし、トーク
ンがすべてのポートをサンプリングしかつＣＲＳピンの
出力が完全に設定されたということを示すＳＴＢＴ信号
を与える。

【００６２】図４５はテストポートＩ／Ｏ（ＴＥＳＴＩ
Ｏ）７５０およびテスト論理７５２を含むＴＥＳＴＰＯ
ＲＴ３２６のブロック図である。ＴＥＳＴＩＯ７５０は
ＳＴＡＴＵＳ３０４のＡＵＩＣＳＤＥＴ５１０から信号
ＣＲＳＴおよびＳＴＢＴを受信しかつそれらを出力ピン
上で駆動される信号に変換する。

【００６３】図４６はＣＲＳＴおよびＳＴＢＴ信号のＰ
ＡＤＣＲＳおよびＰＡＤＳＴＢ信号のそれぞれへの変換
を示すＴＥＳＴＩＯ７５０の概略図である。

【００６４】Ｖ．位相ロックされたループこの発明の好ましい実施例は単一の位相ロックされたル
ープを使用し、クロックおよびデータ情報をデコードし
かつ抽出する。位相ロックされたループはＭＡＵおよび
中継器がデスクリートな項目であるとき伝統的に各々の
ポートに関連付けられてきた。ＭＡＵと中継器機能との
統合はＩＭＲ５０が位相ロックされたループをすべての
そのポートの中で共有することを可能にする。このこと
は１つのポートのみがいずれかの特定の時間でデコード
するためにパケットを有効に受信し得るときに可能であ
る。こうして、異なるポートからのすべてのデータ入力
はともに多重化されかつ単一の位相ロックされたループ
へと入力され得る。もし多重ポートが１度に位相された
ロックループの使用を必要とすると、衝突状態が起こる
ことは明らかである。こうして、すべてのキャリアセン
ス信号を監視しかつ単一のキャリアセンス信号以上のア
サーションの際に位相ロックされたループを不能化する
ことによって、ＩＭＲ５０は単一の位相ロックされたル
ープを効果的に共有する。

【００６５】図４８、図４９、図５０および図５１はＩ
ＭＲ５０におけるＲＸＢＣＫＥＮＤ３２２のブロック図
である。ＡＵＩに対するスケルチレシーバ（ＡＵＩＲＣ
ＶＳＱ８００）および各々のツイストペアポートの受信
データに対するスケルチレシーバ（ＲＤＲＣＶＳＱ８０
２）はキャリアセンスマルチプレクサ（ＣＳＭＵＸ）８
０４に対してキャリアセンス信号を与える。ＣＳＭＵＸ
８０４はＩＭＲ５０に検出された衝突に起因してジャム
シーケンスを発生するように指令する信号、すなわちＧ
ＥＮＪＡＭＴに応答する。ＳＴＡＴＵＳ３０４はまたキ
ャリアセンス情報を受信しかつその情報をＩＭＲＳＭ３
００に送り、多重キャリアセンス活動を検出する際にそ
れがＧＥＮＪＡＭＴをアサートすることを引起す。ＩＭ
Ｒ５０はループバックテストオプションを含み、それは
活動化されるとき、ＬＯＯＰＢＣＫＸをアサートする。
データマルチプレクサ（ＤＡＴＭＵＸ）８１０はポート
の各々からデータ入力を受信しかつ位相ロックされたル
ープを組入れるＩＭＲデコーダ（ＩＭＲＤＥＣ）８１２
に特定選択されたポートのデータを出力する。ＣＳＭＵ
Ｘ８０４およびＤＡＴＭＵＸ８１０は本質的に一方です
べてのキャリアセンス信号の論理積を発生しかつ他方で
すべての入力データを発生する。ＣＳＭＵＸ８０４に対
して、いずれかの認定されたキャリアセンス入力が出力
信号（ＯＵＴ）をＩＭＲＤＥＣ８１２にアサートする。
ＩＭＲＤＥＣ８１２は、ＯＵＴをアサートするＣＳＭＵ
Ｘ８０４に応答して、ＤＡＴＭＵＸ８１０からの出力信
号ＯＵＴ上にロックしかつそれをデコードすることを試
みる。一般的に、位相ロックされたループは当該技術に
おいて周知である。この出願の説明された実施例で使用
に適応可能である位相ロックされたループのさらなる説
明については、１９９０年１０月１０日の日付で出願さ
れすべての目的に対して引用により援用される「ＣＭＯ
Ｓにおける二相デコーダ位相をロックされたループ（Ｐ
ＬＬ）」（Ｂｉ−ＰｈａｓｅＤｅｃｏｄｅｒＰｈａ
ｓｅ−ｌｏｃｋｅｄＬｏｏｐ（ＰＬＬ）ｉｎＣＭＯ
Ｓ）と題された米国特許出願連続番号第０７／５９５，
０６８号を参照して下さい。入力パケット信号の公称周
波数にほぼ等しい公称周波数を有する基準信号上へのロ
ッキングによってＰＬＬは動作する。入力パケットを検
出するとすぐに、ＰＬＬは入力パケット上にロックす
る。ＰＬＬによって発生されたクロック信号はそれによ
って入力パケットから埋め込まれたクロックを抽出し、
それは順に入力パケットからデータを抽出する。

【００６６】１つ以上のポートが入力パケットを受信す
るとき、ＣＳＭＵＸ８０４はそのＯＵＴ信号をＩＭＲＤ
ＥＣ８１２にアサートし続け、ＩＭＲＤＥＣがＤＡＴＭ
ＵＸ８１０ＯＵＴからの情報をデコードすることを試み
ることを引起す。２つまたはそれ以上の重複するデータ
入力で、信号ＰＬＬはいずれの特定信号上にも確実にロ
ックすることができず、したがってＰＬＬはいずれのデ
ータをも抽出することができない。ＤＡＴＭＵＸ８１０
出力からの重複する信号が衝突状態を示すので、ＰＬＬ
はいずれのデータをもデコードする必要がない。特定の
時間遅延の後、ＩＭＲＳＭ３００はＧＥＮＪＡＭＴをア
サートし、それはＣＳＭＵＸ８０４への無効（ＯＶＲＲ
ＩＤＥ）信号入力となる。ＯＶＲＲＩＤＥのアサーショ
ンはＣＳＭＵＸ８０４からのＯＵＴ信号（それはキャリ
アセンスイネーブル（ＣＡＲＲＳＥＮ）になる）をいず
れのキャリアセンス信号にもかかわりなくＩＭＲＤＥＣ
８１２にデアサートするであろう。ＣＡＲＲＳＥＮがデ
アサートされた状態で、ＣＡＲＲＳＥＮのアサーション
が再び始まるまでＩＭＲＤＥＣ８１２はその基準信号上
にロックする。ＧＥＮＪＡＭＴのアサーションはすべて
のノードに対してジャムシーケンス発生を開始しそれら
がＩＭＲ５０への伝送を止めることを引起しかつそれに
よってすべてのキャリアセンス信号をデアサートし、そ
の後に１つまたはそれ以上のキャリアセンス信号の続く
アサーションが起こり、ＣＡＲＲＳＥＮを再びアサート
するであろう。

【００６７】前に、ＣＳＭＵＸ８０４およびＤＡＴＭＵ
Ｘ８１０の説明において、認定された信号に対する言葉
に関して説明が与えられた。ＣＳＭＵＸ８０４への各々
のキャリアセンスの認定またはＤＡＴＭＵＸ８１０への
データ入力の認定は信号およびポート特定イネーブル信
号の論理積の結果として引起る。ＳＴＡＴＵＳ３０４の
各々のＭＡＵＣＳＤＥＴ５５０はポート特定ＭＡＵＲＸ
ＥＮＸ信号をアサートするであろうがそれはポートがデ
ータを受信し得るかどうか、たとえばＰＡＲＴＳＭ５５
２がポートを区分したかどうかを示す。特定ポートの区
分はＭＡＲＸＥＮ（ｘ）（ポートｘに対するＭＡＵＲＸ
ＥＮＸ）のデアサーションという結果に終わる。ＣＳＭ
ＵＸ８０４およびＤＡＴＭＵＸ８１０の各々は特定入力
信号の論理積をかつその信号の相関のＭＡＲＸＥＮｘ信
号を発生することによって特定入力信号を認定する。Ｍ
ＡＲＸＥＮ３がデアサートされた状態でたとえば、ポー
ト３に対するＣＳはＣＡＲＲＳＥＮをＩＭＲＤＥＣ８１
２にアサートすることができないであろうし、またポー
ト３のデータもＤＡＴＭＵＸ８１０のＯＵＴで現れはし
ないであろう。

【００６８】図５２はこの発明の好ましい実施例に従う
ＣＳＭＵＸ８０４の詳細な概略図である。ＩＮｘはポー
トｘからそれぞれのキャリアセンス信号を受信する。Ｅ
ＮＡＢｘはポートｘの相関ＭＡＲＸＥＮ信号を受信す
る。読者が認識するであろうように、いずれのＩＮｘの
アサーションおよびその相関のＥＮＡＢｘもＯＵＴをア
サートするであろう。さらに、ＧＥＮＪＡＭＴから得ら
れたＯＶＲＲＩＤＥのアサーションはいずれのＩＮｘお
よびＥＮＡＢｘの組合わせの状態にもかかわらずＯＵＴ
をデアサアートするであろう。ＬＯＯＰＢＫＸはこの発
明に必ずしも必要とはされないテストモードである。

【００６９】ＶＩ．結論この発明はＩＭＲを提供し、それは中継器で単一のディ
スクリートな装置に統合された複数個のポートの中で資
源を効果的に共有する。ＩＭＲはリンクテスト機能およ
びリンクビート発生の効率的な性能を可能化するポート
に信号を与える単一の物理的タイマを設ける。ＩＭＲは
ポートごと的に受信リンクテスト機能を選択的に不能化
しかつ可能化することができる。ＩＭＲは適当なものに
関連して２つのピンを介して各々のポートと相関の内部
キャリアセンス信号の記録を与える機構を含む。すべて
のポートはこの発明の好ましい実施例に従う単一の位相
ロックされたループを共有する。上記はこの発明の好ま
しい実施例の完全な説明であるが、さまざまな代替物、
修正およびこれらの好ましい実施例の均等物は可能であ
る。したがって、上記の説明はこの発明の範囲を制限し
ない。前掲の特許請求の範囲はこの範囲を規定しかつこ
の発明の境界を述べる。

【図面の簡単な説明】

【図１】この発明を実施する集積回路（ＩＣ）装置１０
の１つの可能なピン構成を示す図である。

【図２】この発明の好ましい実施例に従う統合されたマ
ルチポート中継器（ＩＭＲ）５０の機能レイアウトを示
すブロック図である。

【図３】図４、図５および図６が一体であることを示
し、この発明の好ましい実施例に従うＩＭＲ５０の機能
および回路図の図でありかつ図２において識別されるＩ
ＭＲ５０における機能ブロックの実際のレイアウトの１
つの例を示す概略図である

【図４】この発明の好ましい実施例に従うＩＭＲ５０の
機能および回路図の図でありかつ図２において識別され
るＩＭＲ５０における機能ブロックの実際のレイアウト
の１つの例を示す概略図である。

【図５】この発明の好ましい実施例に従うＩＭＲ５０の
機能および回路図の図でありかつ図２において識別され
るＩＭＲ５０における機能ブロックの実際のレイアウト
の１つの例を示す概略図である。

【図６】この発明の好ましい実施例に従うＩＭＲ５０の
機能および回路図の図でありかつ図２において識別され
るＩＭＲ５０における機能ブロックの実際のレイアウト
の１つの例を示す概略図である。

【図７】図８および図９が一体であることを示しかつこ
の発明の好ましい実施例に従うＩＭＲ５０の機能および
回路図の図である。

【図８】この発明の好ましい実施例に従うＩＭＲ５０の
機能および回路図の図でありかつＬＩＮＫＴＥＳＴ３２
８内に包含されたリンクカウンタ３５０の詳細な図であ
る。

【図９】この発明の好ましい実施例に従うＩＭＲ５０の
機能および回路図の図でありかつＬＩＮＫＴＥＳＴ３２
８内に包含されたリンクカウンタ３５０の詳細な図であ
る。

【図１０】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ図４、図５および図
６のＬＩＮＫＴＥＳＴ３２８のリンク制御（ＬＩＮＫＣ
ＴＬ）３５２の詳細な図である。

【図１１】図１２、図１３、図１４および図１５が一体
であることを示しかつこの発明の好ましい実施例に従う
ＩＭＲ５０の機能および回路図の図でありかつ各々のポ
ートに相関のＭＡＵポートブロック（ＭＡＵＰＯＲＴ）
３７０を有するＭＡＵＢＡＮＫ３０６のブロック図であ
る。

【図１２】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ各々のポートに相関
のＭＡＵポートブロック（ＭＡＵＰＯＲＴ）３７０を有
するＭＡＵＢＡＮＫ３０６のブロック図である。

【図１３】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ各々のポートに相関
のＭＡＵポートブロック（ＭＡＵＰＯＲＴ）３７０を有
するＭＡＵＢＡＮＫ３０６のブロック図である。

【図１４】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ各々のポートに相関
のＭＡＵポートブロック（ＭＡＵＰＯＲＴ）３７０を有
するＭＡＵＢＡＮＫ３０６のブロック図である。

【図１５】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ各々のポートに相関
のＭＡＵポートブロック（ＭＡＵＰＯＲＴ）３７０を有
するＭＡＵＢＡＮＫ３０６のブロック図である。

【図１６】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図であり、かつＬＩＮＫＴＥＳＴ
のさまざまなウインドウを確立するためにＣＯＵＴ
（ｘ）信号に応答するラッチの動作の論理図である。

【図１７】図１８および図１９が一体であることを示し
かつこの発明の好ましい実施例に従うＩＭＲ５０の機能
および回路図の図でありかつＭＡＵＰＯＲＴ３７０にお
いてＴＸＬＮＫＣＫＸ入力に対して図１６の回路を実現
する詳細な概略図である。

【図１８】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつＭＡＵＰＯＲＴ３７
０においてＴＸＬＮＫＣＫＸ入力に対して図１６の回路
を実現する詳細な概略図である。

【図１９】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつＭＡＵＰＯＲＴ３７
０においてＴＸＬＮＫＣＫＸ入力に対して図１６の回路
を実現する詳細な概略図である。

【図２０】図２１、図２２、図２３および図２４が一体
であることを示しかつこの発明の好ましい実施例に従う
ＩＭＲ５０の機能および回路図の図でありかつ図４、図
５および図６のＳＴＡＴＵＸ３０４の概略ブロック図で
ある。

【図２１】この発明の実施例に従うＩＭＲ５０の機能お
よび回路図の図でありかつ図４、図５および図６のＳＴ
ＡＴＵＸ３０４の概略ブロック図である。

【図２２】この発明の実施例に従うＩＭＲ５０の機能お
よび回路図の図でありかつ図４、図５および図６のＳＴ
ＡＴＵＸ３０４の概略ブロック図である。

【図２３】この発明の実施例に従うＩＭＲ５０の機能お
よび回路図の図でありかつ図４、図５および図６のＳＴ
ＡＴＵＸ３０４の概略ブロック図である。

【図２４】この発明の実施例に従うＩＭＲ５０の機能お
よび回路図の図でありかつ図４、図５および図６のＳＴ
ＡＴＵＸ３０４の概略ブロック図である。

【図２５】図２６および図２７が一体であることを示し
かつこの発明の好ましい実施例に従うＩＭＲ５０の機能
および回路図の図でありかつ図２１、図２２、図２３お
よび図２４のＡＵＩＳＴＡＴ５０２の概略ブロック図で
ある。

【図２６】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ図２１、図２２、図
２３および図２４のＡＵＩＳＴＡＴ５０２の概略ブロッ
ク図である。

【図２７】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ図２１、図２２、図
２３および図２４のＡＵＩＳＴＡＴ５０２の概略ブロッ
ク図である。

【図２８】図２９および図３０が一体であることを示し
かつこの発明の好ましい実施例に従うＩＭＲ５０の機能
および回路図の図でありかつ図２１、図２２、図２３お
よび図２４のＭＡＵＳＴＡＴ５００の概略ブロック図で
ある。

【図２９】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ図２１、図２２、図
２３および図２４のＭＡＵＳＴＡＴ５００の概略ブロッ
ク図である。

【図３０】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ図２１、図２２、図
２３および図２４のＭＡＵＳＴＡＴ５００の概略ブロッ
ク図である。

【図３１】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつＲＸＬＮＫＤＥＴ５
５６においてＲＸＫＮＫＷＴＸ入力に対して図１６の回
路を実現する詳細な概略図である。

【図３２】図３３、図３４および図３５が一体であるこ
とを示しかつこの発明の好ましい実施例に従うＩＭＲ５
０の機能および回路図ならびにＲＸＬＮＫＳＭ５５４の
フロー図である。

【図３３】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図ならびにＲＸＬＮＫＳＭ５５４のフ
ロー図である。

【図３４】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図ならびにＲＸＬＮＫＳＭ５５４のフ
ロー図である。

【図３５】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図ならびにＲＸＬＮＫＳＭ５５４のフ
ロー図である。

【図３６】図３７、図３８および図３９が一体であるこ
とを示しかつこの発明の好ましい実施例に従うＩＭＲ５
０の機能および回路図の図でありかつ図２９および図３
０のＭＡＵＣＳＤＥＴ５５０の詳細な概略図である。

【図３７】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ図２９および図３０
のＭＡＵＣＳＤＥＴ５５０の詳細な概略図である。

【図３８】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ図２９および図３０
のＭＡＵＣＳＤＥＴ５５０の詳細な概略図である。

【図３９】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ図２９および図３０
のＭＡＵＣＳＤＥＴ５５０の詳細な概略図である。

【図４０】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ図３７、図３８およ
び図３９の回路６００の詳細な図である。

【図４１】図４２、図４３および図４４が一体であるこ
とを示しかつこの発明の好ましい実施例に従うＩＭＲ５
０の機能および回路図の図でありかつ図１２、図１３、
図１４および図１５のＡＵＩＣＳＤＥＴ５１０の回路図
である。

【図４２】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ図１２、図１３、図
１４および図１５のＡＵＩＣＳＤＥＴ５１０の回路図で
ある。

【図４３】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ図１２、図１３、図
１４および図１５のＡＵＩＣＳＤＥＴ５１０の回路図で
ある。

【図４４】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつ図１２、図１３、図
１４および図１５のＡＵＩＣＳＤＥＴ５１０の回路図で
ある。

【図４５】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつテストポートＩ／Ｏ
（ＴＥＳＴＩＯ）７５０およびテスト論理７５２を含む
ＴＥＳＴＰＯＲＴのブロック図である。

【図４６】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図の図でありかつＣＲＳＴおよびＳＴ
ＢＴ信号のＰＡＤＣＲＳならびにＰＡＤＳＴＢ信号への
それぞれの変換を示すＴＥＳＴＩＯ７５０の概略図であ
る。

【図４７】図４８、図４９、図５０および図５１が一体
であることを示しかつこの発明の好ましい実施例に従う
ＩＭＲ５０の機能および回路図ならびにそこにおけるＲ
ＸＢＣＫＥＮＤ３２２のブロック図である。

【図４８】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図ならびにそこにおけるＲＸＢＣＫＥ
ＮＤ３２２のブロック図である。

【図４９】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図ならびにそこにおけるＲＸＢＣＫＥ
ＮＤ３２２のブロック図である。

【図５０】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図ならびにそこにおけるＲＸＢＣＫＥ
ＮＤ３２２のブロック図である。

【図５１】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図ならびにそこにおけるＲＸＢＣＫＥ
ＮＤ３２２のブロック図である。

【図５２】この発明の好ましい実施例に従うＩＭＲ５０
の機能および回路図ならびにＣＳＭＵＸ８０４の詳細な
概略図である。

【図５３】キャリアセンスモニタ機能を含むこの発明の
好ましい実施例の実現化を示す図である。

【符号の説明】

５０統合されたマルチポート中継器（ＩＭＲ）６０ＡＵＩポート６４デコーダ６６位相ロックされたループ７０マルチプレクサ７２クロック発生器７４ＦＩＦＯバッファ８０マルチプレクサ９０エンコーダ１００拡張ポート

───────────────────────────────────────────────────── フロントページの続き (72)発明者ナデル・ビジェーアメリカ合衆国、95014 カリフォルニア州、クパーティノ、ホームステッド・ロード、21230、ナンバー・16 (56)参考文献特開昭62−271539（ＪＰ，Ａ) 特開昭63−204840（ＪＰ，Ａ) 特開昭62−237836（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/44

Claims

(57)【特許請求の範囲】

【請求項１】複数のポートと、制御情報を受信して制
御信号をアサートする制御手段とを有する集積マルチポ
ート中継器と、前記複数のポートのうち特定の１つのポートに結合さ
れ、前記特定の１つのポートのためのリンク保全性テス
トを実施することにより前記特定の１つのポートのリン
ク保全性テスト失敗を検出するリンク保全性テスト回路
と、前記リンク保全性テスト回路および前記制御手段に結合
され、前記制御信号に応答して前記リンク保全性テスト
回路が前記特定の１つのポートの前記リンク保全性テス
ト失敗を示さないようにし、前記特定の１つのポートを
前記リンク保全性テストをパスしたものとして扱うこと
により前記特定の１つのポートを動作し続けるようにす
るリンクテスト制御手段とを含む中継器。
【請求項２】複数のポートと、制御情報を受けて第１
の制御信号をアサートする制御手段とを有する集積マル
チポート中継器と、前記複数のポートのうち特定の１つのポートに結合さ
れ、前記特定の１つのポートのためのリンク保全性テス
トを実施するリンク保全性テスト回路と、前記リンク保全性テスト回路に結合され、第２の制御信
号に応答して、前記リンク保全性テスト回路が前記特定
の１つのポートをリンクテストパルスを受信しないよう
不能化するのを禁止するリンクテスト制御手段と、前記特定の１つのポートに関連しかつ前記制御手段に結
合され、前記第１の制御信号に応答して前記第１の制御
信号がアサートされたとき前記第２の制御信号をアサー
トするメモリとを含む中継器。
【請求項３】複数のメモリが前記複数のポートに結合
される、請求項２に記載の中継器。
【請求項４】前記複数のメモリの各々は、制御情報に
応答して特定ポートのための前記リンク保全性テストの
結果を示さないようにする、請求項３に記載の中継器。
【請求項５】前記メモリはさらに、前記制御情報に応
答して前記制御信号をデアサートし、これにより前記特
定の１つのポートのためのリンク保全性テストの結果を
再び示すようにする、請求項２に記載の中継器。
【請求項６】リンク保全性テスト機能を有する中継器
に用いられる方法であって、ポートと、前記ポートに結合され、リンク保全性テスト
を制御し、制御信号のアサーションに応答して前記リン
ク保全性テストの結果を表示しないようにするリンクテ
スト制御回路とを含む回路で制御情報を受信するステッ
プと、前記制御情報が前記ポートのための前記リンク保全性テ
ストの結果を示さないようにすべきことを示すとき、前
記ポートに関連しかつ前記リンクテスト制御回路に結合
されたメモリを設定するステップと、前記ポートのための前記リンク保全性テストの結果を示
さないようにすべきとき、前記ポートから前記リンクテ
スト制御回路に前記制御信号をアサートするステップと
を含む方法。
【請求項７】中継器用の直列走査回路であって、各々が情報伝達動作を検知してその情報を受けたときキ
ャリアセンス信号をアサートする複数のポートと、前記複数のポートのうち各特定ポートに結合され、前記
特定ポートが特定のサンプリング期間にそのキャリアセ
ンス信号をアサートしたとき第１の値をストアし、それ
以外のとき第２の値をストアし、前記複数のポートの各
々から前記第１および第２の値のうち１つを伝搬するた
めに連鎖状に接続されたストア手段と、各特定ポートに
結合された前記ストア手段をポーリングし、前記サンプ
リング期間に各ポートのキャリアセンス動作を示す直列
信号を出力するポーリング手段とを含む直列走査回路。
【請求項８】中継器用の直列走査回路であって、各々が情報を受けたときキャリアセンス信号をアサート
する複数のポートと、前記複数のポートに結合され、各ポートのキャリアセン
ス信号がサンプリング期間にアサートされているか否か
を識別する複数の値をストアし、前記複数の値を伝搬す
るために連鎖状に接続されたストア手段と、前記ストア手段をポーリングし、前記複数の値から得ら
れた直列信号を出力するポーリング手段とを含む直列走
査回路。
【請求項９】中継器からキャリアセンス信号を出力す
る方法であって、前記中継器の複数のポートのうち各ポートが情報の受信
に応答してキャリアセンス信号をサンプリング期間にア
サートしたか否かを識別する複数の値をストアするステ
ップと、前記ストアされかつ連鎖接続を介して与えられた複数の
値の各々をポーリングするステップと、前記ポーリングされストアされた複数の値から得られた
直列信号をアサートするステップとを含む方法。
【請求項１０】マルチポート中継器であって、コード化された情報を受信し、各々が前記コード化され
た情報を受信したとき第１および第２のキャリアセンス
信号をそれぞれアサートする第１および第２のポート
と、データ入力およびイネーブル入力を有し、前記第１およ
ひ第２のポートの各々からの前記コード化された情報を
受信し、前記イネーブル入力に与えられたイネーブル信
号がアサートされたとき前記データ入力に与えられた情
報をデコードするデコーダと、前記イネーブル信号として前記第１および第２のキャリ
アセンス信号の論理結合を発生し、前記イネーブル信号
を前記デコーダの前記イネーブル入力に与えるマルチプ
レクサ回路とを含むマルチポート中継器。
【請求項１１】前記第１および第２のポートに結合さ
れ、１つ以上のキャリアセンス信号がアサートされたと
き制御信号をアサートする手段をさらに含み、前記マルチプレクサ回路はさらに、前記制御信号のアサ
ーションに応答して前記第１および第２のキャリアセン
ス信号のいずれがアサートされるか否かに関係なく前記
イネーブル信号をデアサートする手段を含む、請求項１
０に記載のマルチポート中継器
【請求項１２】特定ポートを可能化して情報を受信
し、前記特定ポートが可能化されるとき前記特定ポート
に関連する認定信号をアサートする手段をさらに含み、前記マルチプレクサ回路はさらに、前記認定信号と前記
論理結合を発生する前の信号との論理積を発生すること
により、前記ポートの認定信号と関連する前記認定信号
で第１および第２の信号の各々を認定する、請求項１１
に記載のマルチポート中継器。
【請求項１３】マルチポート中継器におけるデコーダ
を共有する方法であって、情報を受信したとき複数のポートのうち各ポートからキ
ャリアセンス信号を発生するステップと、各ポートのキャリアセンス信号をマルチプレクスして前
記複数のポートのキャリアセンス信号の論理結合を発生
するステップと、前記論理結合がアサートされたときデコーダを可能化し
て前記複数のポートからのコード化された情報をデコー
ドするステップとを含む方法。
【請求項１４】１つ以上のキャリアセンス信号がアサ
ートされたとき制御信号をアサートするステップと、前記制御信号がアサートされたとき前記キャリアセンス
信号の論理結合の発生を無効にして前記論理結合をデア
サートするステップとをさらに含む、請求項１３に記載
の方法。
【請求項１５】特定ポートが情報を受信するように可
能化されるか否かを示す各ポートに関連する認定信号を
発生するステップと、前記論理結合の発生よりも前にその関連する認定信号で
各ポートのキャリアセンス信号を認定するステップとを
さらに含む、請求項１３に記載の方法。