JP2801624B2 - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JP2801624B2 JP2801624B2 JP1034405A JP3440589A JP2801624B2 JP 2801624 B2 JP2801624 B2 JP 2801624B2 JP 1034405 A JP1034405 A JP 1034405A JP 3440589 A JP3440589 A JP 3440589A JP 2801624 B2 JP2801624 B2 JP 2801624B2
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- bipolar transistor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/80—Heterojunction BJTs
- H10D10/821—Vertical heterojunction BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、エミッタ領域及びコレクタ領域に、ベース
領域よりバンド・ギャップの大きい半導体材料を用いた
ダブル・ヘテロ構造のヘテロ接合バイポーラトランジス
タ（HBT）に関する。
領域よりバンド・ギャップの大きい半導体材料を用いた
ダブル・ヘテロ構造のヘテロ接合バイポーラトランジス
タ（HBT）に関する。
（従来の技術） ヘテロ接合バイポーラトランジスタは高周波特性、ス
イッチング特性に優れているので、マイクロ波用トラン
ジスタや高速論理用トランジスタとして有望視されてい
る。
イッチング特性に優れているので、マイクロ波用トラン
ジスタや高速論理用トランジスタとして有望視されてい
る。
一般に、バイポーラトランジスタのスピード性能の指
標の一つに、カットオフ周波数fTがある。カットオフ周
波数fTは、npn型トランジスタの場合、電子の素子内走
行時間の逆数で表されるので、高いfTを得るには電子の
走行時間を短縮する必要がある。素子内に於ける電子の
走行時間τは、エミッタ充電時間τＥ、ベース走行時間
τＢ、コレクタ走行時間及びコレクタ充電時間の和τＣ
で与えられる。τＢは電流密度によらず、ほぼ一定であ
る。又、τＥは電流密度と共に減少し、104A/cm2代後半
から105A/cm2を越える高電流密度動作時には1psecを大
きく下回る小さな値となる。
標の一つに、カットオフ周波数fTがある。カットオフ周
波数fTは、npn型トランジスタの場合、電子の素子内走
行時間の逆数で表されるので、高いfTを得るには電子の
走行時間を短縮する必要がある。素子内に於ける電子の
走行時間τは、エミッタ充電時間τＥ、ベース走行時間
τＢ、コレクタ走行時間及びコレクタ充電時間の和τＣ
で与えられる。τＢは電流密度によらず、ほぼ一定であ
る。又、τＥは電流密度と共に減少し、104A/cm2代後半
から105A/cm2を越える高電流密度動作時には1psecを大
きく下回る小さな値となる。
一方、τＣに付いて検討してみると、電流密度の上昇
にともないコレクタ接合容量によるコレクタ充電時間は
エミッタ充電時間同様十分小さくできるが、コレクタ走
行時間は十分小さくすることができない。特に、従来の
一般的なp+（ベース）−n-（コレクタ）のホモ接合を有
する構造では、電子がコレクタ空乏層の高電界領域を１
×107cm/sec以下の小さな飽和速度で走行するため、空
乏層幅が広がると、ほぼ単純にτＣは空乏層幅に比例し
て増大することになる。このため、fTに対してτＣの寄
与が一番大きくなってしまう。
にともないコレクタ接合容量によるコレクタ充電時間は
エミッタ充電時間同様十分小さくできるが、コレクタ走
行時間は十分小さくすることができない。特に、従来の
一般的なp+（ベース）−n-（コレクタ）のホモ接合を有
する構造では、電子がコレクタ空乏層の高電界領域を１
×107cm/sec以下の小さな飽和速度で走行するため、空
乏層幅が広がると、ほぼ単純にτＣは空乏層幅に比例し
て増大することになる。このため、fTに対してτＣの寄
与が一番大きくなってしまう。
そこで、τＣを短縮するために有効な素子構造が提案
されている。その一つに、npn型トランジスタのｎ型コ
レクタ層のベースと接する領域にp-層を設けるという、
いわゆるp-型コレクタHBT（R.Katoh et.al.,IEDM Tech.
Dig.1987,pp.248〜251）がある。
されている。その一つに、npn型トランジスタのｎ型コ
レクタ層のベースと接する領域にp-層を設けるという、
いわゆるp-型コレクタHBT（R.Katoh et.al.,IEDM Tech.
Dig.1987,pp.248〜251）がある。
第10図に従来の（ALGa）As/GaAs系の材料を用いたp-
型コレクタを有するヘテロ接合バイポーラトランジスタ
の断面図を示す。ここでコレクタ層32は、ベース層33寄
りから、p-型GaAs層323,n−型GaAs層322,n+型GaAs層321
のホモ接合で形成されており、p-領域の不純物濃度はn-
領域の不純物濃度よりも低く設定されている。このp-−
n-接合によりコレクタ領域の電界は緩和され、電子は速
度オーバーシュートを起こすため、電子のコレクタ走行
時間は飽和速度に律速されない小さな値となりうる。
型コレクタを有するヘテロ接合バイポーラトランジスタ
の断面図を示す。ここでコレクタ層32は、ベース層33寄
りから、p-型GaAs層323,n−型GaAs層322,n+型GaAs層321
のホモ接合で形成されており、p-領域の不純物濃度はn-
領域の不純物濃度よりも低く設定されている。このp-−
n-接合によりコレクタ領域の電界は緩和され、電子は速
度オーバーシュートを起こすため、電子のコレクタ走行
時間は飽和速度に律速されない小さな値となりうる。
しかし、電流密度が104A/cm2台後半になると、コレク
タ中の電子速度は大きいとは言え、電子の蓄積は無視で
きなくなり、これに対応する空間電荷効果によってホー
ルの蓄積も無視できなくなる。このことを説明するため
に行ったモンテカルロ・シミュレーションの計算結果
を、第11図に示す。この図をみればわかるように、次第
にホールのキャリアプロファイルがコレクタ基板側に伸
びてきて、空乏層幅が減少し、従って電流密度の上昇と
共にコレクタ接合容量も増大することになる。コレクタ
接合容量の増大は、カットオフ周波数fT、及び最大発振
周波数fMAXの低下につながり、トランジスタのスイッチ
ング性能を著しく低下させることになる。更に、高電流
密度動作時には素子の発熱も無視できなくなり、フォノ
ン散乱が増大するためコレクタ中の電子速度も減少し、
従って、電流密度の上昇に伴うコレクタ接合容量の増大
率も大きくなると考えられる。又、p-型コレクタ構造自
身、従来のn-型コレクタ構造に比べ、コレクタ接合容量
が大きいという問題もあった。
タ中の電子速度は大きいとは言え、電子の蓄積は無視で
きなくなり、これに対応する空間電荷効果によってホー
ルの蓄積も無視できなくなる。このことを説明するため
に行ったモンテカルロ・シミュレーションの計算結果
を、第11図に示す。この図をみればわかるように、次第
にホールのキャリアプロファイルがコレクタ基板側に伸
びてきて、空乏層幅が減少し、従って電流密度の上昇と
共にコレクタ接合容量も増大することになる。コレクタ
接合容量の増大は、カットオフ周波数fT、及び最大発振
周波数fMAXの低下につながり、トランジスタのスイッチ
ング性能を著しく低下させることになる。更に、高電流
密度動作時には素子の発熱も無視できなくなり、フォノ
ン散乱が増大するためコレクタ中の電子速度も減少し、
従って、電流密度の上昇に伴うコレクタ接合容量の増大
率も大きくなると考えられる。又、p-型コレクタ構造自
身、従来のn-型コレクタ構造に比べ、コレクタ接合容量
が大きいという問題もあった。
p-型コレクタ層を有するヘテロ接合バイポーラトラン
ジスタは、ほとんどあらゆる電流密度領域ではn-型コレ
クタを有するヘテロ接合バイポーラトランジスタよりも
大きなカットオフ周波数を持つことが可能であるが、高
電流密度領域におけるfT,fMAXの低下が抑制できれば更
に高速の動作が期待できる。
ジスタは、ほとんどあらゆる電流密度領域ではn-型コレ
クタを有するヘテロ接合バイポーラトランジスタよりも
大きなカットオフ周波数を持つことが可能であるが、高
電流密度領域におけるfT,fMAXの低下が抑制できれば更
に高速の動作が期待できる。
（発明が解決しようとする課題） 以下のように、従来構造のp-型コレクタを有するHBT
は、高電流密度領域においてコレクタ接合容量の増大に
より高速性能が劣化するという問題があった。
は、高電流密度領域においてコレクタ接合容量の増大に
より高速性能が劣化するという問題があった。
本発明は上記の点に鑑みなされたもので、電子のコレ
クタ走行時間が極めて短く、且、高電流密度領域でコレ
クタ接合容量の増大が抑制でき、従って、あらゆる電流
密度領域でカットオフ周波数fT及び最大発振周波数fMAX
の極めて高い超高速のヘテロ接合バイポーラトランジス
タを提供することを目的とする。
クタ走行時間が極めて短く、且、高電流密度領域でコレ
クタ接合容量の増大が抑制でき、従って、あらゆる電流
密度領域でカットオフ周波数fT及び最大発振周波数fMAX
の極めて高い超高速のヘテロ接合バイポーラトランジス
タを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明の第１のヘテロ接合バイポーラトランジスタ
は、エミッタ層及びコレクタ層がベース層より広バンド
ギャップ材料によって構成されるヘテロ接合バイポーラ
トランジスタにおいて、コレクタ層のベース層と接する
領域に、ベース層と同じ導電型で且つベース層よりも不
純物濃度が低い低不純物濃度層が形成され、少なくとも
ベース層とコレクタ層との間に形成されるヘテロ接合
が、階段状ないし滑らかにバンド・ギャップが広くなる
ように形成された遷移層を有し、且つその遷移層が前記
低不純物濃度層内からコレクタ側に向かって、ないし、
該低不純物濃度層よりコレクタ側に形成されたことを特
徴とする。
は、エミッタ層及びコレクタ層がベース層より広バンド
ギャップ材料によって構成されるヘテロ接合バイポーラ
トランジスタにおいて、コレクタ層のベース層と接する
領域に、ベース層と同じ導電型で且つベース層よりも不
純物濃度が低い低不純物濃度層が形成され、少なくとも
ベース層とコレクタ層との間に形成されるヘテロ接合
が、階段状ないし滑らかにバンド・ギャップが広くなる
ように形成された遷移層を有し、且つその遷移層が前記
低不純物濃度層内からコレクタ側に向かって、ないし、
該低不純物濃度層よりコレクタ側に形成されたことを特
徴とする。
ここで、コレクタ領域に形成されるバンド・ギャップ
の遷移層は、コレクタ層のうちベースよりの層から始ま
っていても、しかもベースから遠いほうの半導体層に及
んでもかまわない。又、遷移層は、ベースから遠いほう
の半導体層に形成されていても構わない。但し、遷移層
はコレクタのベースよりの層にかかるように形成された
場合極力電荷中性領域にかからないようにしなければな
らない。何故ならば、そのようにした場合、中性領域に
於ける伝導帯形状は正の電子エネルギーを上向きにした
場合、上に凸となり、電子のコレクタへの注入を妨げる
ことになるからである。
の遷移層は、コレクタ層のうちベースよりの層から始ま
っていても、しかもベースから遠いほうの半導体層に及
んでもかまわない。又、遷移層は、ベースから遠いほう
の半導体層に形成されていても構わない。但し、遷移層
はコレクタのベースよりの層にかかるように形成された
場合極力電荷中性領域にかからないようにしなければな
らない。何故ならば、そのようにした場合、中性領域に
於ける伝導帯形状は正の電子エネルギーを上向きにした
場合、上に凸となり、電子のコレクタへの注入を妨げる
ことになるからである。
本発明の第２のヘテロ接合バイポーラトランジスタ
は、本発明の第１のヘテロ接合バイポーラトランジスタ
において、コレクタ中に形成されるバンド・ギャップの
遷移層を、コレクタ層のベース層と接する領域に形成さ
れたベース層と同一導電型でベース層よりも不純物濃度
の低い層内に形成したことを特徴とする。
は、本発明の第１のヘテロ接合バイポーラトランジスタ
において、コレクタ中に形成されるバンド・ギャップの
遷移層を、コレクタ層のベース層と接する領域に形成さ
れたベース層と同一導電型でベース層よりも不純物濃度
の低い層内に形成したことを特徴とする。
即ち、本発明の第２のヘテロ接合バイポーラトランジ
スタは、コレクタ中のバンドギャップの遷移層を、伝導
帯側に電子のブロック層を形成することなしに極力ベー
ス側に近ずけ、ホールのコレクタ側への注入が抑制され
る。
スタは、コレクタ中のバンドギャップの遷移層を、伝導
帯側に電子のブロック層を形成することなしに極力ベー
ス側に近ずけ、ホールのコレクタ側への注入が抑制され
る。
本発明の第３のヘテロ接合バイポーラトランジスタ
は、本発明の第１のヘテロ接合バイポーラトランジスタ
に於いて、コレクタ層が、コレクタ側から、ベース層と
同一導電型の第１コレクタ層、ベース層と極性の異なる
第２コレクタ層、及び第２コレクタ層と同一導電型の第
３コレクタ層により構成され、第１コレクタ層，第２コ
レクタ層，及び第３コレクタ層の不純物濃度をそれぞれ
N1,N2,及びN3としたとき、 N1＜N2≦N3 （１） なる関係を満たし、且つ第１コレクタ層が少なくとも０
バイアス時に完全空乏化していないことを特徴とする。
は、本発明の第１のヘテロ接合バイポーラトランジスタ
に於いて、コレクタ層が、コレクタ側から、ベース層と
同一導電型の第１コレクタ層、ベース層と極性の異なる
第２コレクタ層、及び第２コレクタ層と同一導電型の第
３コレクタ層により構成され、第１コレクタ層，第２コ
レクタ層，及び第３コレクタ層の不純物濃度をそれぞれ
N1,N2,及びN3としたとき、 N1＜N2≦N3 （１） なる関係を満たし、且つ第１コレクタ層が少なくとも０
バイアス時に完全空乏化していないことを特徴とする。
（作用） 本発明の第１のヘテロ接合バイポーラトランジスタ
は、エミッタがｎ型半導体で構成されている場合を例に
とれば、p+ベースとp-コレクタとの間に形成されるポテ
ンシャル・ドロップにより電子はまず加速され、更に、
コレクタ領域では、不純物濃度が低いために緩やかに変
化する伝導帯によって、谷間錯乱を起こすこと無く、電
子は再度加速され、コレクタ領域全体に亘って電子速度
のオーバーシュートを起こさせることができる。更に、
コレクタ層が広バンドギャップ材料によって構成されて
いるため、ホールのコレクタ中への注入が抑制され、高
電流密度動作時における。コレクタ空乏層幅の縮小は抑
制され、従って、コレクタ接合容量の増大も抑えられ
る。これにより、高fT,高fMAXのヘテロ接合バイポーラ
トランジスタが提供される。
は、エミッタがｎ型半導体で構成されている場合を例に
とれば、p+ベースとp-コレクタとの間に形成されるポテ
ンシャル・ドロップにより電子はまず加速され、更に、
コレクタ領域では、不純物濃度が低いために緩やかに変
化する伝導帯によって、谷間錯乱を起こすこと無く、電
子は再度加速され、コレクタ領域全体に亘って電子速度
のオーバーシュートを起こさせることができる。更に、
コレクタ層が広バンドギャップ材料によって構成されて
いるため、ホールのコレクタ中への注入が抑制され、高
電流密度動作時における。コレクタ空乏層幅の縮小は抑
制され、従って、コレクタ接合容量の増大も抑えられ
る。これにより、高fT,高fMAXのヘテロ接合バイポーラ
トランジスタが提供される。
また、コレクタ領域中のバンド・ギャップの遷移層
を、コレクタ中のベース層に近い側に形成された、ベー
ス層と同一導電型で不純物濃度の低い層内からコレクタ
側、ないし、ベース層から遠い側にあるコレクタ層内に
設けてある。このことにより、コレクタ領域の伝導帯に
凸部がでないようにすることができる。もし、遷移層を
p+−ベースとp-−コレクタの接合部からコレクタ側に設
けると、第12図に示すように、コレクタ領域の伝導帯の
上に凸の部分ができ、ベースからコレクタに注入された
電子が電位障壁によって妨げられ、コレクタ電極まで到
達しにくくなってしまう。これは、遷移層をp-型コレク
タの中性領域に設定したことによるものであり、本発明
の第１のヘテロ接合バイポーラトランジスタの様に遷移
層を設定してやればこの様なことは起こらない。
を、コレクタ中のベース層に近い側に形成された、ベー
ス層と同一導電型で不純物濃度の低い層内からコレクタ
側、ないし、ベース層から遠い側にあるコレクタ層内に
設けてある。このことにより、コレクタ領域の伝導帯に
凸部がでないようにすることができる。もし、遷移層を
p+−ベースとp-−コレクタの接合部からコレクタ側に設
けると、第12図に示すように、コレクタ領域の伝導帯の
上に凸の部分ができ、ベースからコレクタに注入された
電子が電位障壁によって妨げられ、コレクタ電極まで到
達しにくくなってしまう。これは、遷移層をp-型コレク
タの中性領域に設定したことによるものであり、本発明
の第１のヘテロ接合バイポーラトランジスタの様に遷移
層を設定してやればこの様なことは起こらない。
本発明の第２のヘテロ接合バイポーラトランジスタ
は、第１のヘテロ接合バイポーラトランジスタに於い
て、コレクタ側に形成されるバンド・ギャップの遷移層
を、コレクタ層のベース層と接する領域に形成された、
ベースと同一導電型で不純物濃度の低い層内に形成す
る。こうすることにより、広バンド・ギャップ・コレク
タによる伝導帯側のホールに対する電位障壁が、極力ベ
ース層に近ずけられるため、コレクタ領域において、コ
レクタ接合容量に寄与するホールと電子が空間的に分離
でき、従って熱平衡時におけるコレクタ接合容量のみな
らず、高電流密度動作時の空間電荷効果に起因する空乏
層幅の縮小も抑制できるため、コレクタ接合容量の増大
も抑制できる。
は、第１のヘテロ接合バイポーラトランジスタに於い
て、コレクタ側に形成されるバンド・ギャップの遷移層
を、コレクタ層のベース層と接する領域に形成された、
ベースと同一導電型で不純物濃度の低い層内に形成す
る。こうすることにより、広バンド・ギャップ・コレク
タによる伝導帯側のホールに対する電位障壁が、極力ベ
ース層に近ずけられるため、コレクタ領域において、コ
レクタ接合容量に寄与するホールと電子が空間的に分離
でき、従って熱平衡時におけるコレクタ接合容量のみな
らず、高電流密度動作時の空間電荷効果に起因する空乏
層幅の縮小も抑制できるため、コレクタ接合容量の増大
も抑制できる。
本発明の第３のヘテロ接合バイポーラトランジスタ
は、第１のヘテロ接合バイポーラトランジスタに於い
て、コレクタ層の濃度を（１）式によって規定し、尚且
つ、第１コレクタ層が少なくとも０バイアス時に完全空
乏化しないようにしている。もし第１コレクタ層が完全
空乏化していれば、ベースから第１コレクタ層にかけて
の伝熱帯の形状では急峻に折れ曲がり、直接ベースと第
２コレクタ層がつながったと同じことになり、電子はコ
レクタ層に入ると同時に谷間散乱を起こしてしまう。こ
れに対し第４のヘテロ接合バイポーラトランジスタで
は、高濃度ベースと低濃度コレクタの接合にできる電位
差により先ず、ベースからコレクタに注入された電子を
加速し、更に、低濃度で導電型の異なる半導体層により
形成された接合を有するコレクタ層では、バンド形状が
緩やかに変化するため、電子は谷間散乱を起こすことな
く加速される。従って、コレクタ領域全体に亘って速度
オーバーシュート効果を有効に利用できる。
は、第１のヘテロ接合バイポーラトランジスタに於い
て、コレクタ層の濃度を（１）式によって規定し、尚且
つ、第１コレクタ層が少なくとも０バイアス時に完全空
乏化しないようにしている。もし第１コレクタ層が完全
空乏化していれば、ベースから第１コレクタ層にかけて
の伝熱帯の形状では急峻に折れ曲がり、直接ベースと第
２コレクタ層がつながったと同じことになり、電子はコ
レクタ層に入ると同時に谷間散乱を起こしてしまう。こ
れに対し第４のヘテロ接合バイポーラトランジスタで
は、高濃度ベースと低濃度コレクタの接合にできる電位
差により先ず、ベースからコレクタに注入された電子を
加速し、更に、低濃度で導電型の異なる半導体層により
形成された接合を有するコレクタ層では、バンド形状が
緩やかに変化するため、電子は谷間散乱を起こすことな
く加速される。従って、コレクタ領域全体に亘って速度
オーバーシュート効果を有効に利用できる。
（実施例） 以下、本実施例を説明する。
第１図は、InP/InGaAs系材料を用いた本発明の第１実
施例のヘテロ接合バイポーラトランジスタである。半絶
縁性InP基板１を用いてこの上に、コレクタ層2,ベース
層３およびエミッタ層４が積層形成されている。コレク
タ層２は、ｎ型コレクタとして高濃度のn+型InP層（第
３コレクタ）21と低濃度のn-型InP層（第２コレクタ）2
2を有し、この上にp-型コレクタ（第１コレクタ）とし
てp-型InP層23,p-型In1-xGaxAsyP1-y層24およびp-型In
0.53Ga0.47As層25を有する。In1-xGaxAsyP1-y層24は、
ベース層３とコレクタInP層との間でバンドギャップを
滑らかに変化させるための遷移層である。この遷移層
は、組成比x,yを連続的にまたは段階状に変えることに
より、得られる。第１コレクタ，第２コレクタおよび第
３コレクタの濃度をそれぞれN1,N2およびN3としたと
き、 N1＜N2≦N3 なる関係が設定されている。ベース層３は、p+型In0.53
Ga0.47As（またはIn1-xGaxAsyP1-y）層により形成され
ている。エミッタ層４は、ｎ型In1-xGaxAsyP1-y層41と
ｎ型InP層42,およびエミッタ・キャップ層としてのn+型
InP層43により形成されている。In1-xGaxAsyP1-y層4
1は、ベース層とエミッタInP層との間のバンドギャップ
を滑らかに変化させる遷移層である。
施例のヘテロ接合バイポーラトランジスタである。半絶
縁性InP基板１を用いてこの上に、コレクタ層2,ベース
層３およびエミッタ層４が積層形成されている。コレク
タ層２は、ｎ型コレクタとして高濃度のn+型InP層（第
３コレクタ）21と低濃度のn-型InP層（第２コレクタ）2
2を有し、この上にp-型コレクタ（第１コレクタ）とし
てp-型InP層23,p-型In1-xGaxAsyP1-y層24およびp-型In
0.53Ga0.47As層25を有する。In1-xGaxAsyP1-y層24は、
ベース層３とコレクタInP層との間でバンドギャップを
滑らかに変化させるための遷移層である。この遷移層
は、組成比x,yを連続的にまたは段階状に変えることに
より、得られる。第１コレクタ，第２コレクタおよび第
３コレクタの濃度をそれぞれN1,N2およびN3としたと
き、 N1＜N2≦N3 なる関係が設定されている。ベース層３は、p+型In0.53
Ga0.47As（またはIn1-xGaxAsyP1-y）層により形成され
ている。エミッタ層４は、ｎ型In1-xGaxAsyP1-y層41と
ｎ型InP層42,およびエミッタ・キャップ層としてのn+型
InP層43により形成されている。In1-xGaxAsyP1-y層4
1は、ベース層とエミッタInP層との間のバンドギャップ
を滑らかに変化させる遷移層である。
このトランジスタを製造するには、半絶縁性InP基板
上に、順次半導体層をエピタキシャル成長させる必要が
ある。この、エピタキシャル成長法としては、ガスソー
ス分子線エピタキシャー法と（GSMBE法）、又は、減圧
有機金属気相成長法（LPMOCVD法）が用いられる。具体
的な製造条件を工程順に説明すると、先ず半絶縁性InP
基板１上に、不純物として、Snの濃度が２×1018cm-3、
厚さが5000Åのn+型InP層21をエピタキシャル成長させ
る。n+型InP層21上に、不純物濃度が４×1017cm-3、厚
さ2000Åのn-型InP層22をエピタキシャル成長させる。n
-型InP層22上に、不純物としてCdの濃度が１×1017c
m-3、厚さが1000Åのp-型InP層23をエピタキシャル成長
させる。p-型InP層23上に、不純物濃度が１×1017c
m-3、厚さが250Åのp-型In1-xGaxAs1-yPy層24（０≦ｘ
≦0.47,1≧ｙ≧０）をエピタキシャル成長させる。ここ
でx,yは、InP基板に格子整合し、尚且つ伝導帯が滑らか
につながるように設けられた組成比では、ｘは下から上
に向かって徐々に大きくなり、一方ｙは下から上に向か
って小さくなるように設定されている。次に、p-型In
1-xGaxAs1-yPy層24の上に不純物濃度が１×1017cm-3、
厚さが250Åのp-型In0.53Ga0.47As層25をエピタキシャ
ル成長させる。その上に、不純物濃度が１×1019cm-3、
厚さが1000Åのp+型In0.53Ga0.47As層３をエピタキシャ
ル成長させる。その上に、不純物としてSnの濃度が２×
1017cm-3、厚さが500Åのｎ型In1-xGaxAs1-yPy層41（0.
47≦ｘ≦0,0≦ｙ≦１）をエピタキシャル成長させる。
ここで、x,yは第４層と同じ目的で設けられており、InP
と格子整合し、尚且つ伝導帯が滑らかに繋がるよう、ｘ
は下から上に向かって徐々に大きくなり、ｙは下から上
に向って徐々に小さくなるよう設定されている。更にそ
の上に、不純物濃度２×1017cm-3、厚さ1500Åのn-型In
P層42、不純物濃度２×1018cm-3、厚さ1000Åのn+型InP
層43を順次エピタキシャル成長させる。
上に、順次半導体層をエピタキシャル成長させる必要が
ある。この、エピタキシャル成長法としては、ガスソー
ス分子線エピタキシャー法と（GSMBE法）、又は、減圧
有機金属気相成長法（LPMOCVD法）が用いられる。具体
的な製造条件を工程順に説明すると、先ず半絶縁性InP
基板１上に、不純物として、Snの濃度が２×1018cm-3、
厚さが5000Åのn+型InP層21をエピタキシャル成長させ
る。n+型InP層21上に、不純物濃度が４×1017cm-3、厚
さ2000Åのn-型InP層22をエピタキシャル成長させる。n
-型InP層22上に、不純物としてCdの濃度が１×1017c
m-3、厚さが1000Åのp-型InP層23をエピタキシャル成長
させる。p-型InP層23上に、不純物濃度が１×1017c
m-3、厚さが250Åのp-型In1-xGaxAs1-yPy層24（０≦ｘ
≦0.47,1≧ｙ≧０）をエピタキシャル成長させる。ここ
でx,yは、InP基板に格子整合し、尚且つ伝導帯が滑らか
につながるように設けられた組成比では、ｘは下から上
に向かって徐々に大きくなり、一方ｙは下から上に向か
って小さくなるように設定されている。次に、p-型In
1-xGaxAs1-yPy層24の上に不純物濃度が１×1017cm-3、
厚さが250Åのp-型In0.53Ga0.47As層25をエピタキシャ
ル成長させる。その上に、不純物濃度が１×1019cm-3、
厚さが1000Åのp+型In0.53Ga0.47As層３をエピタキシャ
ル成長させる。その上に、不純物としてSnの濃度が２×
1017cm-3、厚さが500Åのｎ型In1-xGaxAs1-yPy層41（0.
47≦ｘ≦0,0≦ｙ≦１）をエピタキシャル成長させる。
ここで、x,yは第４層と同じ目的で設けられており、InP
と格子整合し、尚且つ伝導帯が滑らかに繋がるよう、ｘ
は下から上に向かって徐々に大きくなり、ｙは下から上
に向って徐々に小さくなるよう設定されている。更にそ
の上に、不純物濃度２×1017cm-3、厚さ1500Åのn-型In
P層42、不純物濃度２×1018cm-3、厚さ1000Åのn+型InP
層43を順次エピタキシャル成長させる。
この様に形成されたエピタキシャル・ウエハを用い
て、先ず、基板１に達する素子分離用絶縁層８をH+のイ
オン注入によりり形成し、又トランジスタ内部のn+型In
P層21に達する電極間分離用絶縁層９をB+のイオン注入
によりそれぞれ形成する。そして所定のマスクを用い
て、半導体層をp+In0.53Ga0.47As層３に達する深さまで
エッチングして、ベースを露出させる。この後、全面に
CVDSiO2膜９を形成する。そして、コレクタ領域の電極
コンタクトをとるため、ウエハ表面から、n+型InP層21
に達する深さのエッチングを行う。この部分に薄いGeAu
/Au層を形成し、その上にAu層を形成してコレクタ電極
７とする。更に、エミッタ領域、ベース領域の孔開けを
行い、GeAu/Auによるエミッタ電極５、Cr/Auによるベー
ス電極６を形成する。
て、先ず、基板１に達する素子分離用絶縁層８をH+のイ
オン注入によりり形成し、又トランジスタ内部のn+型In
P層21に達する電極間分離用絶縁層９をB+のイオン注入
によりそれぞれ形成する。そして所定のマスクを用い
て、半導体層をp+In0.53Ga0.47As層３に達する深さまで
エッチングして、ベースを露出させる。この後、全面に
CVDSiO2膜９を形成する。そして、コレクタ領域の電極
コンタクトをとるため、ウエハ表面から、n+型InP層21
に達する深さのエッチングを行う。この部分に薄いGeAu
/Au層を形成し、その上にAu層を形成してコレクタ電極
７とする。更に、エミッタ領域、ベース領域の孔開けを
行い、GeAu/Auによるエミッタ電極５、Cr/Auによるベー
ス電極６を形成する。
この様にして作られたヘテロ接合バイポーラトランジ
スタとほぼ同一構造のトランジスタにおいて、モンテカ
ルロ・シミュレーションにより得られる素子内ドリフト
速度分布が第２図に示されている。但し、この計算に
は、ベース中でエミッタからコレクタへ電子を加速する
ようバンド・ギャップにグレーディングを施している。
ここで動作条件はVCE＝1.5V、VBE＝1.01V,1.05V,1.1Vと
している。この図からわかるように、コレクタのほぼ全
域で電子速度はオーバーシュートしている。
スタとほぼ同一構造のトランジスタにおいて、モンテカ
ルロ・シミュレーションにより得られる素子内ドリフト
速度分布が第２図に示されている。但し、この計算に
は、ベース中でエミッタからコレクタへ電子を加速する
ようバンド・ギャップにグレーディングを施している。
ここで動作条件はVCE＝1.5V、VBE＝1.01V,1.05V,1.1Vと
している。この図からわかるように、コレクタのほぼ全
域で電子速度はオーバーシュートしている。
又、同一計算条件下でのバンド図およびホールのキャ
リア・プロファイルをそれぞれ、第３図および第４図に
示す。第３図からわかるように、コレクタ領域の伝導帯
は滑らかに繋がっており電子はベースからコレクタへと
速やかに吸い出される。一方、価電子帯側は、グレーデ
ィング領域で急峻に立ち上っており、ホールに対する障
壁を形成しているのがわかる。又第４図からわかるよう
に、確かにコレクタ側でホールはグレーディング領域で
ブロックされており、コレクタ中に広がっていないのが
わかる。
リア・プロファイルをそれぞれ、第３図および第４図に
示す。第３図からわかるように、コレクタ領域の伝導帯
は滑らかに繋がっており電子はベースからコレクタへと
速やかに吸い出される。一方、価電子帯側は、グレーデ
ィング領域で急峻に立ち上っており、ホールに対する障
壁を形成しているのがわかる。又第４図からわかるよう
に、確かにコレクタ側でホールはグレーディング領域で
ブロックされており、コレクタ中に広がっていないのが
わかる。
第５図に本発明のヘテロ接合バイポーラトランジスタ
の第２の実施例を示す。基本的な構成は、第１の実施例
と同じであるが、ここでは、外部ベース領域のコレクタ
接合容量を低減するため、コレクタの外部ベース領域に
H+のイオン注入による高抵抗層11を設けている。
の第２の実施例を示す。基本的な構成は、第１の実施例
と同じであるが、ここでは、外部ベース領域のコレクタ
接合容量を低減するため、コレクタの外部ベース領域に
H+のイオン注入による高抵抗層11を設けている。
第６図に（InAl）As/InGaAs系の材料を用いた本発明
のヘテロ接合バイポーラトランジスタの第３の実施例を
示す。本実施例では、広バンド・ギャップ材料として
（InAl）As、狭バンド・ギャップ材料として（InGa）As
を用いており、いずれもInPに格子整合するように、混
晶比が決められている。又、コレクタのバンド・ギャッ
プのグレーディング領域は、p-コレクタ領域内から始ま
り、p-−n-接合で終端するように設定されている。本実
施例のヘテロ接合バイポーラの作成には、InP基板上へ
のエピタキシャル成長法としてMBE法ないしMOCVD法が用
いられる。
のヘテロ接合バイポーラトランジスタの第３の実施例を
示す。本実施例では、広バンド・ギャップ材料として
（InAl）As、狭バンド・ギャップ材料として（InGa）As
を用いており、いずれもInPに格子整合するように、混
晶比が決められている。又、コレクタのバンド・ギャッ
プのグレーディング領域は、p-コレクタ領域内から始ま
り、p-−n-接合で終端するように設定されている。本実
施例のヘテロ接合バイポーラの作成には、InP基板上へ
のエピタキシャル成長法としてMBE法ないしMOCVD法が用
いられる。
第６図において、第１図と対応する部分には第１図と
同一符号を付している。第１図と異なるのは、コレクタ
層12,ベース層13およびエミッタ層14の材料の組合せで
ある。即ち、ｎ型コレクタ層は、高濃度のn+型In0.53Ga
0.47As層121と遷移層であるｎ型（AlxGa1-x）0.47In
0.53As層122、および低濃度のｎ型Al0.47In0.53As層123
により構成されている。p-型コレクタ層は、遷移層であ
るp-型（AlxGa1-x）0.47In0.53As層124とp-型In0.53Ga
0.47As層125により構成されている。ベース層13は、p+
型In0.53Ga0.47As層により構成されている。エミッタ層
14は、遷移層であるｎ型（AlxGa1-x）0.47In0.53As層14
1および143をはさんで、ｎ型Al0.47In0.53As層142とキ
ャップ層としてのn+型In0.53Ga0.47As層144を積層して
構成されている。コレクタ層12のなかのp-型コレクタ
（第１コレクタ）と低濃度ｎ型コレクタ（第２コレク
タ）および高濃度ｎ型コレクタ（第３コレクタ）の濃度
関係は、先の実施例と同様に設定される。
同一符号を付している。第１図と異なるのは、コレクタ
層12,ベース層13およびエミッタ層14の材料の組合せで
ある。即ち、ｎ型コレクタ層は、高濃度のn+型In0.53Ga
0.47As層121と遷移層であるｎ型（AlxGa1-x）0.47In
0.53As層122、および低濃度のｎ型Al0.47In0.53As層123
により構成されている。p-型コレクタ層は、遷移層であ
るp-型（AlxGa1-x）0.47In0.53As層124とp-型In0.53Ga
0.47As層125により構成されている。ベース層13は、p+
型In0.53Ga0.47As層により構成されている。エミッタ層
14は、遷移層であるｎ型（AlxGa1-x）0.47In0.53As層14
1および143をはさんで、ｎ型Al0.47In0.53As層142とキ
ャップ層としてのn+型In0.53Ga0.47As層144を積層して
構成されている。コレクタ層12のなかのp-型コレクタ
（第１コレクタ）と低濃度ｎ型コレクタ（第２コレク
タ）および高濃度ｎ型コレクタ（第３コレクタ）の濃度
関係は、先の実施例と同様に設定される。
この実施例によっても、先の第１図の実施例と同様の
効果が得られる。
効果が得られる。
第７図にInP/（InGa）As系の材料を用いた本発明のヘ
テロ接合バイポーラトランジスタの第４の実施例を示
す。本実施例では、第１の実施例のトランジスタを上下
反転したいわゆるコレクタ・トップ型のヘテロ接合バイ
ポーラトランジスタである。従って第１図と対応する部
分には同じ符号を付して詳細な説明は省略する。コレク
タ層2,ベース層３およびエミッタ層４の積層順序が第１
図と異なる他、基本的に第１図と同じである。ただし、
真性エミッタ領域の面積を減らすために、イオン注入な
いし拡散で作られたp+型外部ベース領域16,17を設けて
ある。
テロ接合バイポーラトランジスタの第４の実施例を示
す。本実施例では、第１の実施例のトランジスタを上下
反転したいわゆるコレクタ・トップ型のヘテロ接合バイ
ポーラトランジスタである。従って第１図と対応する部
分には同じ符号を付して詳細な説明は省略する。コレク
タ層2,ベース層３およびエミッタ層４の積層順序が第１
図と異なる他、基本的に第１図と同じである。ただし、
真性エミッタ領域の面積を減らすために、イオン注入な
いし拡散で作られたp+型外部ベース領域16,17を設けて
ある。
第８図にGaAs/（InGa）As系の材料を用いた本発明の
ヘテロ接合バイポーラトランジスタの第５の実施例を示
す。本実施例ではエミッタ及びコレクタに広バンド・ギ
ャップ材料としてGaAsを用い、ベースに狭バンド・ギャ
ップ材料として、In0.05Ga0.95Asを用いている。即ち、
半絶縁性GaAs基板21を用い、この上にGaAs/InGaAs系材
料によりコレクタ層22,ベース層23およびエミッタ層24
が積層形成されている。他は第１図と同様であり、従っ
て第１図と同一符号を付してある。
ヘテロ接合バイポーラトランジスタの第５の実施例を示
す。本実施例ではエミッタ及びコレクタに広バンド・ギ
ャップ材料としてGaAsを用い、ベースに狭バンド・ギャ
ップ材料として、In0.05Ga0.95Asを用いている。即ち、
半絶縁性GaAs基板21を用い、この上にGaAs/InGaAs系材
料によりコレクタ層22,ベース層23およびエミッタ層24
が積層形成されている。他は第１図と同様であり、従っ
て第１図と同一符号を付してある。
第４の実施例までは格子整合系を取り扱っていたが、
本実施例では格子不整合する系を取り扱っている。又、
本実施例のヘテロ接合バイポーラトランジスタの作成に
は、GaAs基板が用いられその上へのエピタキシャル成長
法としてMBE法ないしMOCVD法が用いられる。ベース領域
は不整合転位が発生しないように膜厚を設定することが
必要である。p-型コレクタ部分からの具体的な節造条件
を以下に示す。まず、ｐ型GaAs層223（500Å）の上に、
p-型InxGa1-xAs層224をｘが下から０≦ｘ≦0.05となる
ように変化するよう200Å成長し、その上に300ÅのP-型
In0.05Ga0.95As層225を形成する。p-層の不純物濃度は
１×1017cm-3とし、これらの層223〜225までがp-型コレ
クタ層となる。更にその上にベース層23となるp+In0.05
Ga0.95As層を500Åエピタキシャル成長する。ここでp+
層の不純物濃度は５×1019cm-3である。又、エミッタ・
キャップ層としてn+型InxGa1-xAsグレーディング層243
（０＜ｘ＜0.5）及びn+型In0.5Ga0.5As層244を設けてい
る。これらの層の不純物濃度は２×1019cm-3と高く、又
それぞれの層の厚さは500Åである。このエミッタ・キ
ャップ層は、エミッタ・コンタクト抵抗を低減するため
に設けられているが、Inのモル比は0.5と高く、不整合
転位が生じているが、トランジスタ特性上問題はない。
バンド・ギャップの大きさは、GaAsでEg＝1.43eV,In
0.05Ga0.05Asで、1.39eVであり、又、そのバンド・ギャ
ップの差は0.04eVと小さめであるが、ベースが高ドープ
のためバンド・ギャップ縮小効果によりその差は更に広
がっており、ヘテロエミッタの効果は充分発揮される。
本実施例では格子不整合する系を取り扱っている。又、
本実施例のヘテロ接合バイポーラトランジスタの作成に
は、GaAs基板が用いられその上へのエピタキシャル成長
法としてMBE法ないしMOCVD法が用いられる。ベース領域
は不整合転位が発生しないように膜厚を設定することが
必要である。p-型コレクタ部分からの具体的な節造条件
を以下に示す。まず、ｐ型GaAs層223（500Å）の上に、
p-型InxGa1-xAs層224をｘが下から０≦ｘ≦0.05となる
ように変化するよう200Å成長し、その上に300ÅのP-型
In0.05Ga0.95As層225を形成する。p-層の不純物濃度は
１×1017cm-3とし、これらの層223〜225までがp-型コレ
クタ層となる。更にその上にベース層23となるp+In0.05
Ga0.95As層を500Åエピタキシャル成長する。ここでp+
層の不純物濃度は５×1019cm-3である。又、エミッタ・
キャップ層としてn+型InxGa1-xAsグレーディング層243
（０＜ｘ＜0.5）及びn+型In0.5Ga0.5As層244を設けてい
る。これらの層の不純物濃度は２×1019cm-3と高く、又
それぞれの層の厚さは500Åである。このエミッタ・キ
ャップ層は、エミッタ・コンタクト抵抗を低減するため
に設けられているが、Inのモル比は0.5と高く、不整合
転位が生じているが、トランジスタ特性上問題はない。
バンド・ギャップの大きさは、GaAsでEg＝1.43eV,In
0.05Ga0.05Asで、1.39eVであり、又、そのバンド・ギャ
ップの差は0.04eVと小さめであるが、ベースが高ドープ
のためバンド・ギャップ縮小効果によりその差は更に広
がっており、ヘテロエミッタの効果は充分発揮される。
第９図に、（AlGa）As/（InGa）As/GaAs系材料を用い
た本発明のヘテロ接合バイポーラトランジスタの第６の
実施例を示す。本実施例では、エミッタ及びコレクタ
に、広バンドギャップ材料として、それぞれAl0.3Ga0.7
As及びGaAsを用いており、又ベースには狭バンド・ギャ
ップ材料としてIn0.05Ga0.95Asを用いている。本実施例
でも格子不整合系を取り扱っており、第８図のエミッタ
ｎ型GaAs層242の部分を、AlxGa1-xAs層2421（０＜ｘ＜
0.3）、AI0.3Ga0.7As層2422、およびAIxGa1-xAs層2423
（０＜ｘ＜0.5）により構成した他は、第５の実施例と
全て同じ構成になっている。ただし、エミッタにバンド
・ギャップが1.8eVと大きいAI0.3Ga0.7Asを用いている
ためhTE等トランジスタ特性は第５の実施例を若干上ま
わるものになっている。
た本発明のヘテロ接合バイポーラトランジスタの第６の
実施例を示す。本実施例では、エミッタ及びコレクタ
に、広バンドギャップ材料として、それぞれAl0.3Ga0.7
As及びGaAsを用いており、又ベースには狭バンド・ギャ
ップ材料としてIn0.05Ga0.95Asを用いている。本実施例
でも格子不整合系を取り扱っており、第８図のエミッタ
ｎ型GaAs層242の部分を、AlxGa1-xAs層2421（０＜ｘ＜
0.3）、AI0.3Ga0.7As層2422、およびAIxGa1-xAs層2423
（０＜ｘ＜0.5）により構成した他は、第５の実施例と
全て同じ構成になっている。ただし、エミッタにバンド
・ギャップが1.8eVと大きいAI0.3Ga0.7Asを用いている
ためhTE等トランジスタ特性は第５の実施例を若干上ま
わるものになっている。
［発明の効果］ 以上述べたように、本発明によれば、速度オーバーシ
ュート効果を十分に発揮して小さいコレクタ走行時間が
得られるのみならず、高電流密度動作時のコレクタ中に
おける空乏層の短縮を抑制でき、それに伴うコレクタ接
合容量の増大も抑えられるため、あらゆる電流密度領域
で極めて高いfT,fMAXを有するヘテロ接合バイポーラト
ランジスタの実現が可能となった。
ュート効果を十分に発揮して小さいコレクタ走行時間が
得られるのみならず、高電流密度動作時のコレクタ中に
おける空乏層の短縮を抑制でき、それに伴うコレクタ接
合容量の増大も抑えられるため、あらゆる電流密度領域
で極めて高いfT,fMAXを有するヘテロ接合バイポーラト
ランジスタの実現が可能となった。
第１図は本発明の第１実施例のヘテロ接合バイポーラト
ランジスタを示す断面図、第２図はそのヘテロ接合バイ
ポーラトランジスタの平均電子速度プロファイルを示す
図、第３図は同じくそのヘテロ接合バイポーラトランジ
スタに於ける動作時のバンド図、第４図は同じくそのヘ
テロ接合バイポーラトランジスタに於ける動作時のホー
ル・キャリア・プロファイルを示す図、第５図は第２実
施例のヘテロ接合バイポーラトランジスタを示す断面
図、第６図は本発明の第３実施例のヘテロ接合バイポー
ラトランジスタを示す断面図、第７図は本発明の第４実
施例のヘテロ接合バイポーラトランジスタを示す断面
図、第８図は本発明の第５実施例のヘテロ接合バイポー
ラトランジスタを示す断面図、第９図は本発明の第６実
施例のヘテロ接合バイポーラトランジスタを示す断面
図、第10図は従来のヘテロ接合バイポーラトランジスタ
を示す断面図、第11図はそのトランジスタの動作時のホ
ール・キャリア・プロファイルを示す図、第12図はコレ
クタ側遷移層の位置により不都合が生じる様子を示す伝
導帯図である。 １……半絶縁性InP基板、２（21〜25）……コレクタ
層、21……n+型InP層、22……n-型InP層、23……p-型In
P層、24……p-型In1-xGaxAsyP1-y層、25……p-型In0.53
Ga0.47As層、３……ベース層（p+型In0.53Ga0.47As
層）、４（41〜43）……エミッタ層、41……n-型In1-xG
axAsyP1-y層、42……ｎ型InP層、43……n+型InP層、５
……エミッタ電極、６……ベース電極、７……コレクタ
電極、８……素子分離用絶縁層、９……電極間分離用絶
縁層、10……CVDSiO2膜。
ランジスタを示す断面図、第２図はそのヘテロ接合バイ
ポーラトランジスタの平均電子速度プロファイルを示す
図、第３図は同じくそのヘテロ接合バイポーラトランジ
スタに於ける動作時のバンド図、第４図は同じくそのヘ
テロ接合バイポーラトランジスタに於ける動作時のホー
ル・キャリア・プロファイルを示す図、第５図は第２実
施例のヘテロ接合バイポーラトランジスタを示す断面
図、第６図は本発明の第３実施例のヘテロ接合バイポー
ラトランジスタを示す断面図、第７図は本発明の第４実
施例のヘテロ接合バイポーラトランジスタを示す断面
図、第８図は本発明の第５実施例のヘテロ接合バイポー
ラトランジスタを示す断面図、第９図は本発明の第６実
施例のヘテロ接合バイポーラトランジスタを示す断面
図、第10図は従来のヘテロ接合バイポーラトランジスタ
を示す断面図、第11図はそのトランジスタの動作時のホ
ール・キャリア・プロファイルを示す図、第12図はコレ
クタ側遷移層の位置により不都合が生じる様子を示す伝
導帯図である。 １……半絶縁性InP基板、２（21〜25）……コレクタ
層、21……n+型InP層、22……n-型InP層、23……p-型In
P層、24……p-型In1-xGaxAsyP1-y層、25……p-型In0.53
Ga0.47As層、３……ベース層（p+型In0.53Ga0.47As
層）、４（41〜43）……エミッタ層、41……n-型In1-xG
axAsyP1-y層、42……ｎ型InP層、43……n+型InP層、５
……エミッタ電極、６……ベース電極、７……コレクタ
電極、８……素子分離用絶縁層、９……電極間分離用絶
縁層、10……CVDSiO2膜。
Claims (3)
- 【請求項１】エミッタ層及びコレクタ層がベース層より
広バンドギャップ材料によって構成されるヘテロ接合バ
イポーラトランジスタにおいて、コレクタ層のベース層
と接する領域に、ベース層と同じ導電型で且つベース層
よりも不純物濃度が低い低不純物濃度層が形成され、 少なくともベース層とコレクタ層との間に形成されるヘ
テロ接合が、階段状ないし滑らかにバンド・ギャップが
広くなるように形成された遷移層を有し、且つその遷移
層が前記低不純物濃度層内からコレクタ側に向かって、
ないし、該低不純物濃度層よりコレクタ側に形成された
ことを特徴とするヘテロ接合バイポーラトランジスタ。 - 【請求項２】コレクタ側に形成されるバンド・ギャップ
の遷移層が前記低不純物濃度層内に形成されたことを特
徴とする請求項１に記載のヘテロ接合バイポーラトラン
ジスタ。 - 【請求項３】コレクタ層が、ベース層側から、ベース層
と同一導電型の第１コレクタ層、ベース層と極性の異な
る第２コレクタ層、及び第２コレクタ層と同一導電型の
第３コレクタ層により構成され、第１コレクタ層，第２
コレクタ層，及び第３コレクタ層の不純物濃度をそれぞ
れN1,N2,及びN3としたとき、 N1＜N2≦N3 成る関係を満たし、且つ第１コレクタ層が少なくとも０
バイアス時に完全空乏化していないことを特徴とする請
求項１に記載のヘテロ接合バイポーラトランジスタ。
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