JPH05243256A - ヘテロ接合バイポーラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタおよびその製造方法Info
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- JPH05243256A JPH05243256A JP4044403A JP4440392A JPH05243256A JP H05243256 A JPH05243256 A JP H05243256A JP 4044403 A JP4044403 A JP 4044403A JP 4440392 A JP4440392 A JP 4440392A JP H05243256 A JPH05243256 A JP H05243256A
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- emitter
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- bipolar transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/80—Heterojunction BJTs
- H10D10/821—Vertical heterojunction BJTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 コレクタ空乏層内の電子走行時間短縮による
高速化と小さいオン電圧による低消費電力化が可能とな
るヘテロ接合バイポーラトランジスタと表面再結合電流
の低減により素子の微細化が図れる製造方法を提供す
る。 【構成】 ｎ型InPからなるコレクタ層２、ｐ型（In
0.53Ga0.47As）0.5（In0.52Al0.48As）0.5からなるベー
ス層４、エミッタが薄いｎ型InP層とｎ型（In0.53Ga
0.47As）0.5（In0.52Al0.48As）0.5層により構成されて
おり、ベース層４とコレクタ層３間にコンダクションバ
ンドオフセット（△Ｅｃ）がないので、電子はベースか
らコレクタに妨害されることなしに走行する。
高速化と小さいオン電圧による低消費電力化が可能とな
るヘテロ接合バイポーラトランジスタと表面再結合電流
の低減により素子の微細化が図れる製造方法を提供す
る。 【構成】 ｎ型InPからなるコレクタ層２、ｐ型（In
0.53Ga0.47As）0.5（In0.52Al0.48As）0.5からなるベー
ス層４、エミッタが薄いｎ型InP層とｎ型（In0.53Ga
0.47As）0.5（In0.52Al0.48As）0.5層により構成されて
おり、ベース層４とコレクタ層３間にコンダクションバ
ンドオフセット（△Ｅｃ）がないので、電子はベースか
らコレクタに妨害されることなしに走行する。
Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合バイポーラト
ランジスタとその製造方法に関する。
ランジスタとその製造方法に関する。
【０００２】
【従来の技術】ヘテロ接合バイポーラトランジスタ（HB
T）は高い電流駆動能力とすぐれた高周波特性を合わせ
持つ次世代の超高速デバイスとして注目されている。す
でに、AlGaAs/GaAs系HBTにおいては、単体素子の最高速
として遮断周波数ftが100GHzが越えるものが報告され、
一方、1/4分周器やMUX・DMUXなどのデジタル回路への応
用においてその高速性が実証されつつある。しかしなが
らGaAsのΓ-Ｌバレー間のエネルギー差が0.3eVと小さい
ために、ベース・コレクタ間の高電界で加速された電子
が有効質量の重いＬ谷に遷移するので、ほとんど領域で
速度オーバーシュートが生じない。コレクタ空乏層内走
行時間は遅延時間の中で大きな比重を占めており、AlGa
As/GaAs系HBTにおいてこれ以上の高速性を期待すること
は困難である。
T）は高い電流駆動能力とすぐれた高周波特性を合わせ
持つ次世代の超高速デバイスとして注目されている。す
でに、AlGaAs/GaAs系HBTにおいては、単体素子の最高速
として遮断周波数ftが100GHzが越えるものが報告され、
一方、1/4分周器やMUX・DMUXなどのデジタル回路への応
用においてその高速性が実証されつつある。しかしなが
らGaAsのΓ-Ｌバレー間のエネルギー差が0.3eVと小さい
ために、ベース・コレクタ間の高電界で加速された電子
が有効質量の重いＬ谷に遷移するので、ほとんど領域で
速度オーバーシュートが生じない。コレクタ空乏層内走
行時間は遅延時間の中で大きな比重を占めており、AlGa
As/GaAs系HBTにおいてこれ以上の高速性を期待すること
は困難である。
【０００３】またベース・エミッタダイオードのオン電
圧は、Ｓｉのバイポーラの場合は、約0.8Vであるのに対
して、1.35〜1.50Vと約70〜80%も大きく、消費電力の増
大を招くという問題点を抱えている。またGaAs基板はSi
基板に比べて熱伝導率が約１／３であることが、HBTを
パワーデバイスに応用する場合に問題になる。
圧は、Ｓｉのバイポーラの場合は、約0.8Vであるのに対
して、1.35〜1.50Vと約70〜80%も大きく、消費電力の増
大を招くという問題点を抱えている。またGaAs基板はSi
基板に比べて熱伝導率が約１／３であることが、HBTを
パワーデバイスに応用する場合に問題になる。
【０００４】またGaAs系の材料は他の材料系（Si,InGaA
s,InP)に比べて表面再結合速度が大きいため、素子の微
細化において電流利得の低下をもたらし、回路設計上の
困難が生じるという第２の課題を有している。
s,InP)に比べて表面再結合速度が大きいため、素子の微
細化において電流利得の低下をもたらし、回路設計上の
困難が生じるという第２の課題を有している。
【０００５】第１の課題である超高速で低消費電力化可
能なヘテロ接合バイポーラトランジスタを実現するため
に第１と第２のヘテロ接合バイポーラトランジスタが提
案されており、以下図面を参照しながら、一例について
説明する。
能なヘテロ接合バイポーラトランジスタを実現するため
に第１と第２のヘテロ接合バイポーラトランジスタが提
案されており、以下図面を参照しながら、一例について
説明する。
【０００６】図６は第１の従来例のヘテロ接合バイポー
ラトランジスタの素子断面図とエネルギーバンド図であ
る。半絶縁性のInP基板１１上に高濃度ｎ型InGaAsから
なる第１のコンタクト層１２、ｎ型InGaAsからなるコレ
クタ層１３、高濃度ｐ型InGaAsらなるベース層１４、ｎ
型InPからなるエミッタ層１５、さらに高濃度ｎ型InGaA
s１６からなる第２のコンタクト層を順次形成したエピ
タキシャル構造を有している。ウェットエッチングによ
りエミッタメサ、ベースメサ、コレクタメサを順次形成
後、最後にエミッタ電極、ベース電極、エミッタまたは
コレクタ電極を形成する。ベースとコレクタがInGaAsで
構成されており、その移動度はGaAsの約1.5倍と大きい
ことや、Γ-Ｌバレー間エネルギー差が大きいためコレ
クタ空乏層内において長距離に渡る速度オーバーシュー
トが起こり易いことなどにより、遮断周波数 ft＝165GH
z が得られており、優れた高周波特性が実証されてい
る。またInGaAsは、バンドギャップが0.76eVとGaAsやSi
に比べて小さいために、ベース層の材料のバンドギャッ
プに起因するターンオン電圧が低くなるために、低消費
電力化に有利である。またInP基板の熱伝導率はGaAsに
比べて50%改善されている（IEEE Electron Device Let
t. vol. 10, pp. 267-269, 1989)。
ラトランジスタの素子断面図とエネルギーバンド図であ
る。半絶縁性のInP基板１１上に高濃度ｎ型InGaAsから
なる第１のコンタクト層１２、ｎ型InGaAsからなるコレ
クタ層１３、高濃度ｐ型InGaAsらなるベース層１４、ｎ
型InPからなるエミッタ層１５、さらに高濃度ｎ型InGaA
s１６からなる第２のコンタクト層を順次形成したエピ
タキシャル構造を有している。ウェットエッチングによ
りエミッタメサ、ベースメサ、コレクタメサを順次形成
後、最後にエミッタ電極、ベース電極、エミッタまたは
コレクタ電極を形成する。ベースとコレクタがInGaAsで
構成されており、その移動度はGaAsの約1.5倍と大きい
ことや、Γ-Ｌバレー間エネルギー差が大きいためコレ
クタ空乏層内において長距離に渡る速度オーバーシュー
トが起こり易いことなどにより、遮断周波数 ft＝165GH
z が得られており、優れた高周波特性が実証されてい
る。またInGaAsは、バンドギャップが0.76eVとGaAsやSi
に比べて小さいために、ベース層の材料のバンドギャッ
プに起因するターンオン電圧が低くなるために、低消費
電力化に有利である。またInP基板の熱伝導率はGaAsに
比べて50%改善されている（IEEE Electron Device Let
t. vol. 10, pp. 267-269, 1989)。
【０００７】図７は第２の従来例のヘテロ接合バイポー
ラトランジスタのエネルギーバンド図である。第１の従
来例と異なる点はコレクタ層１３ａがｎ型InPで構成さ
れているところである。InPもΓ-Ｌバレー間エネルギー
差が大きい。図８は坂本ら報告しているInPとInGaAsの
材料系における電子の平均ドリフト速度と電界の関係を
示している。（IEEE Trans. Electron Devices, vol. E
D-36, no.10, pp. 2344-2352) バイポーラトランジスタ
の通常のバイアス条件ではベース・コレクタ空乏層内の
電界強度は数十KV/cm程度の高電界であり、InP系の方が
InGaAsに比べて高速走行が可能となり、コレクタ走行時
間を短縮できる（Appl. Phys. Lett. vol. 47,pp. 28-3
0, 1985)。
ラトランジスタのエネルギーバンド図である。第１の従
来例と異なる点はコレクタ層１３ａがｎ型InPで構成さ
れているところである。InPもΓ-Ｌバレー間エネルギー
差が大きい。図８は坂本ら報告しているInPとInGaAsの
材料系における電子の平均ドリフト速度と電界の関係を
示している。（IEEE Trans. Electron Devices, vol. E
D-36, no.10, pp. 2344-2352) バイポーラトランジスタ
の通常のバイアス条件ではベース・コレクタ空乏層内の
電界強度は数十KV/cm程度の高電界であり、InP系の方が
InGaAsに比べて高速走行が可能となり、コレクタ走行時
間を短縮できる（Appl. Phys. Lett. vol. 47,pp. 28-3
0, 1985)。
【０００８】第２の課題である表面再結合電流を低減し
て微細化が可能となるヘテロ接合バイポーラトランジス
タが提案されており、以下図面を参照しながら、一例に
ついて説明する。
て微細化が可能となるヘテロ接合バイポーラトランジス
タが提案されており、以下図面を参照しながら、一例に
ついて説明する。
【０００９】図９は第３の従来例のヘテロ接合バイポー
ラトランジスタの素子断面図である。半絶縁性の半絶縁
性GaAs基板２１上に高濃度ｎ型GaAsからなる第１のコン
タクト層２２、ｎ型GaAsからなるコレクタ層２３、高濃
度ｐ型GaAsらなるベース層２４、ｎ型AlGaAsからなるエ
ミッタ層２５、さらに高濃度ｎ型GaAsからなる第２のコ
ンタクト層２６を順次形成したエピタキシャル構造を有
している。AlGaAsエミッタメサの周囲に薄いAlGaAs層を
残し、外部ベース領域の保護層として機能させる。AlGa
As保護層２５ａ上に空乏層が広がり、外部ベース領域に
注入された電子にとって障壁となるためにベース層との
界面での再結合電流が低減できる。例えばエミッタサイ
ズが0.6μmＸ0.6μmのヘテロ接合バイポーラトランジス
タにおいてAlGaAs保護層を有するHBT は従来構造に比べ
て電流利得が４倍程度改善されていることが報告されて
いる（電子情報通信学会技術研究報告、 ED89-147,199
0）。
ラトランジスタの素子断面図である。半絶縁性の半絶縁
性GaAs基板２１上に高濃度ｎ型GaAsからなる第１のコン
タクト層２２、ｎ型GaAsからなるコレクタ層２３、高濃
度ｐ型GaAsらなるベース層２４、ｎ型AlGaAsからなるエ
ミッタ層２５、さらに高濃度ｎ型GaAsからなる第２のコ
ンタクト層２６を順次形成したエピタキシャル構造を有
している。AlGaAsエミッタメサの周囲に薄いAlGaAs層を
残し、外部ベース領域の保護層として機能させる。AlGa
As保護層２５ａ上に空乏層が広がり、外部ベース領域に
注入された電子にとって障壁となるためにベース層との
界面での再結合電流が低減できる。例えばエミッタサイ
ズが0.6μmＸ0.6μmのヘテロ接合バイポーラトランジス
タにおいてAlGaAs保護層を有するHBT は従来構造に比べ
て電流利得が４倍程度改善されていることが報告されて
いる（電子情報通信学会技術研究報告、 ED89-147,199
0）。
【００１０】
【発明が解決しようとする課題】しかしながら第１の従
来例のHBTはコレクタにナローギャップ材料であるInGaA
sを用いているために、エミッタ・コレクタ間の耐圧が
約4.0Vと低くなり、実際の回路応用を考えた場合これが
非常に大きな問題点となる。第２の従来例のHBTはバン
ドギャップエネルギーが1.35eVと大きいInPをコレクタ
に用いているためにエミッタ・コレクタ間の耐圧は改善
されるが、InGaAs/InPのヘテロ接合であるベース・コレ
クタ間において0.26eVの大きなコンダクションバンドオ
フセット（△Ｅｃ）が形成されており、これが低コレク
タバイアス電圧時に障壁となり、ベースからコレクタに
走行する電子をブロックし、電流利得が低下する。第３
の従来例であるAlGaAs保護層を有するHBTを作製する場
合、エミッタメサ周辺に残存させるAlGaAs層は空乏化さ
せるためにその膜厚を数十nm程度に抑える必要がある
が、エッチングの時間制御により均一な膜厚を有するAl
GaAs保護膜を形成することは困難であり、HBTを作製す
る上で大きな問題点を有している。
来例のHBTはコレクタにナローギャップ材料であるInGaA
sを用いているために、エミッタ・コレクタ間の耐圧が
約4.0Vと低くなり、実際の回路応用を考えた場合これが
非常に大きな問題点となる。第２の従来例のHBTはバン
ドギャップエネルギーが1.35eVと大きいInPをコレクタ
に用いているためにエミッタ・コレクタ間の耐圧は改善
されるが、InGaAs/InPのヘテロ接合であるベース・コレ
クタ間において0.26eVの大きなコンダクションバンドオ
フセット（△Ｅｃ）が形成されており、これが低コレク
タバイアス電圧時に障壁となり、ベースからコレクタに
走行する電子をブロックし、電流利得が低下する。第３
の従来例であるAlGaAs保護層を有するHBTを作製する場
合、エミッタメサ周辺に残存させるAlGaAs層は空乏化さ
せるためにその膜厚を数十nm程度に抑える必要がある
が、エッチングの時間制御により均一な膜厚を有するAl
GaAs保護膜を形成することは困難であり、HBTを作製す
る上で大きな問題点を有している。
【００１１】本発明は上記問題点に鑑み、コレクタ空乏
層内電子走行時間の短縮による高速化と低オン電圧で低
消費電力化が可能であり、エミッタ・コレクタ耐圧も充
分に高く、表面再結合電流の低減により微細化が可能で
あるヘテロ接合バイポーラトランジスタと該ヘテロ接合
バイポーラトランジスタの容易な製造方法を提供するも
のである。
層内電子走行時間の短縮による高速化と低オン電圧で低
消費電力化が可能であり、エミッタ・コレクタ耐圧も充
分に高く、表面再結合電流の低減により微細化が可能で
あるヘテロ接合バイポーラトランジスタと該ヘテロ接合
バイポーラトランジスタの容易な製造方法を提供するも
のである。
【００１２】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の第１のヘテロ接合バイポーラトランジスタ
は、InP基板上に少なくともｎ型InPからなるコレクタ
層、InP基板と格子整合してInPとのコンダクションバン
ドオフセット（△Ｅｃ）をほとんど発生させない組成比
を有しているｐ型Inx(GayAly-1)1-xAsからなるベース
層、ベース層と直接に接合する薄いｎ型InP層からなる
第１のエミッタと該第１のエミッタと接続するｎ型In
x(GayAly-1)1-xAs層からなる第２のエミッタという構成
を備えたものである。 上記問題点を解決するために本
発明の第２のヘテロ接合バイポーラトランジスは、InP
基板上に少なくともｎ型InPからなるコレクタ層、ｐ型I
nPからなるベース層から形成され、ベースからエミッタ
に注入されるホールに対して障壁となる格子欠陥を発生
しない程度薄いInx(GayAly-1)1-xP層がベース層とエミ
ッタ層間に挿入されたという構成を備えたものである。
めに本発明の第１のヘテロ接合バイポーラトランジスタ
は、InP基板上に少なくともｎ型InPからなるコレクタ
層、InP基板と格子整合してInPとのコンダクションバン
ドオフセット（△Ｅｃ）をほとんど発生させない組成比
を有しているｐ型Inx(GayAly-1)1-xAsからなるベース
層、ベース層と直接に接合する薄いｎ型InP層からなる
第１のエミッタと該第１のエミッタと接続するｎ型In
x(GayAly-1)1-xAs層からなる第２のエミッタという構成
を備えたものである。 上記問題点を解決するために本
発明の第２のヘテロ接合バイポーラトランジスは、InP
基板上に少なくともｎ型InPからなるコレクタ層、ｐ型I
nPからなるベース層から形成され、ベースからエミッタ
に注入されるホールに対して障壁となる格子欠陥を発生
しない程度薄いInx(GayAly-1)1-xP層がベース層とエミ
ッタ層間に挿入されたという構成を備えたものである。
【００１３】上記問題点を解決するために本発明のヘテ
ロ接合バイポーラトランジスの製造方法はInx(GayA
ly-1)1-xPからなる薄い層をエッチングストッパーと
し、選択エッチングによりエミッタメサを形成し、外部
ベース領域においてInx(GayAly-1)1 -xPからなる保護層
をすくなくともエミッタメサ周辺に残存させるという構
成を備えたものである。
ロ接合バイポーラトランジスの製造方法はInx(GayA
ly-1)1-xPからなる薄い層をエッチングストッパーと
し、選択エッチングによりエミッタメサを形成し、外部
ベース領域においてInx(GayAly-1)1 -xPからなる保護層
をすくなくともエミッタメサ周辺に残存させるという構
成を備えたものである。
【００１４】
【作用】上記した本発明の第１のヘテロ接合バイポーラ
トランジスタによる作用は以下のようになる。 （１）（図１０）はInP基板に格子整合したIn0.53Ga
0.47As、In0.52Al0.48As、InPと（In0.53Ga0.47As）
x（In0.52Al0.48As）1-x（0≦x≦1）のフラットバンド
ダイグラムを示しており、InPとコンダクションバンド
オフセット（△Ｅｃ）を発生させない（In0.53Ga0.47A
s）x（In0.52Al0.48As）1-xの組成比ｘは0.5であり、こ
の場合InPとのバレンスバンドオフセット（△Ｅｖ）は
0.25eVである。ベースがｐ型（In0.53Ga0.47As）0.5（I
n0.52Al0.48As）0.5からなり、エミッタとコレクタがｎ
型InPで構成されているHBTの場合、大きな△Ｅｖのため
にベースからエミッタへのホールの注入を十分に阻止で
き、ベース・コレクタ間に△Ｅｃが存在しないために電
子のベースからコレクタへの走行は妨げられない。 （２）エミッタがｎ型InP、ベースがｐ型（In0.53Ga
0.47As）0.5（In0.52Al0.48As）0.5により構成されてい
るので、ベース・エミッタのビルトインポテンシャルは
約1.0eVであり、GaAs/AlGaAs系に比べて60%で低オン電
圧化が可能となる。
トランジスタによる作用は以下のようになる。 （１）（図１０）はInP基板に格子整合したIn0.53Ga
0.47As、In0.52Al0.48As、InPと（In0.53Ga0.47As）
x（In0.52Al0.48As）1-x（0≦x≦1）のフラットバンド
ダイグラムを示しており、InPとコンダクションバンド
オフセット（△Ｅｃ）を発生させない（In0.53Ga0.47A
s）x（In0.52Al0.48As）1-xの組成比ｘは0.5であり、こ
の場合InPとのバレンスバンドオフセット（△Ｅｖ）は
0.25eVである。ベースがｐ型（In0.53Ga0.47As）0.5（I
n0.52Al0.48As）0.5からなり、エミッタとコレクタがｎ
型InPで構成されているHBTの場合、大きな△Ｅｖのため
にベースからエミッタへのホールの注入を十分に阻止で
き、ベース・コレクタ間に△Ｅｃが存在しないために電
子のベースからコレクタへの走行は妨げられない。 （２）エミッタがｎ型InP、ベースがｐ型（In0.53Ga
0.47As）0.5（In0.52Al0.48As）0.5により構成されてい
るので、ベース・エミッタのビルトインポテンシャルは
約1.0eVであり、GaAs/AlGaAs系に比べて60%で低オン電
圧化が可能となる。
【００１５】次に上記した本発明の第２のヘテロ接合バ
イポーラトランジスタによる作用は以下のようになる。 （３）（図１１）はGaAs基板に格子整合したIn0.5Ga0.5
P、In0.5Al0.5P、（AlxGa1-x）0.5In0.5P（0≦x≦1）と
GaAsのフラットバンドダイグラムを示しており、GaAs/
（Al0.7Ga0.3）0.5In0.5P系におけるとコンダクション
バンドオフセット（△Ｅｃ）は0.38eV、バレンスバンド
オフセット（△Ｅｖ）は0.52eVである。GaAs/InP系の格
子不整合は約3.8%であり、臨界膜厚は極めて薄いので実
用的ではない。GaAs/InP系におけるコンダクションバン
ドオフセット（△Ｅｃ）は0.20eV程度と類推できるの
で、1.5%の格子不整合を有する（Al0.7Ga0.3）0.2In0.8
P/InP系におけるいて、コンダクションバンドオフセッ
ト（△Ｅｃ）は0.23eV、バレンスバンドオフセット（△
Ｅｖ）は0.16eVであり、ベースがｐ型InPからなり、エ
ミッタがｎ型（Al0.7Ga0.3）0.2In0.8Pで構成されてい
るHBTの場合、△Ｅｖはベースからエミッタへのホール
の注入を十分に阻止できる大きさを有しており、（Al
0.7Ga0.3）0.2In0.8Pの臨界膜厚も20nm程度であるの
で、結晶欠陥を発生させることなしにHBTを作製でき
る。
イポーラトランジスタによる作用は以下のようになる。 （３）（図１１）はGaAs基板に格子整合したIn0.5Ga0.5
P、In0.5Al0.5P、（AlxGa1-x）0.5In0.5P（0≦x≦1）と
GaAsのフラットバンドダイグラムを示しており、GaAs/
（Al0.7Ga0.3）0.5In0.5P系におけるとコンダクション
バンドオフセット（△Ｅｃ）は0.38eV、バレンスバンド
オフセット（△Ｅｖ）は0.52eVである。GaAs/InP系の格
子不整合は約3.8%であり、臨界膜厚は極めて薄いので実
用的ではない。GaAs/InP系におけるコンダクションバン
ドオフセット（△Ｅｃ）は0.20eV程度と類推できるの
で、1.5%の格子不整合を有する（Al0.7Ga0.3）0.2In0.8
P/InP系におけるいて、コンダクションバンドオフセッ
ト（△Ｅｃ）は0.23eV、バレンスバンドオフセット（△
Ｅｖ）は0.16eVであり、ベースがｐ型InPからなり、エ
ミッタがｎ型（Al0.7Ga0.3）0.2In0.8Pで構成されてい
るHBTの場合、△Ｅｖはベースからエミッタへのホール
の注入を十分に阻止できる大きさを有しており、（Al
0.7Ga0.3）0.2In0.8Pの臨界膜厚も20nm程度であるの
で、結晶欠陥を発生させることなしにHBTを作製でき
る。
【００１６】上記した本発明のヘテロ接合バイポーラト
ランジスタの製造方法による作用は以下のようになる。 （４）ベース層と直接に接合する薄いInx(GayAly-1)1-x
P層をエッチングストッパーとして、例えば燐酸と過酸
化水素の水溶液によりｎ型Inx(GayAly-1)1-xAs層からな
るエミッタ層を選択エッチングによりエミッタメサを形
成し、外部ベース領域において残存しているInx(GayAl
y-1)1-xP層からなる保護層によりベース層との界面での
再結合電流を低減できる。
ランジスタの製造方法による作用は以下のようになる。 （４）ベース層と直接に接合する薄いInx(GayAly-1)1-x
P層をエッチングストッパーとして、例えば燐酸と過酸
化水素の水溶液によりｎ型Inx(GayAly-1)1-xAs層からな
るエミッタ層を選択エッチングによりエミッタメサを形
成し、外部ベース領域において残存しているInx(GayAl
y-1)1-xP層からなる保護層によりベース層との界面での
再結合電流を低減できる。
【００１７】
【実施例】以下本発明の実施例を記載する。
【００１８】図１は本発明の第１のヘテロ接合バイポー
ラトランジスタ一の実施例の主要断面図である。この実
施例の構成が図６に示した第１の従来例の構成と異なる
点は、ベース層がｐ型InGaAsの代わりにInPとコンダク
ションバンドオフセット（△Ｅｃ）を発生させないｐ型
（In0.53Ga0.47As）0.5（In0.52Al0.48As）0.5層により
形成され、エミッタが薄いｎ型InP層とｎ型（In0.53Ga
0.47As）0.5（In0.52Al 0.48As）0.5層により構成されて
いる点である。
ラトランジスタ一の実施例の主要断面図である。この実
施例の構成が図６に示した第１の従来例の構成と異なる
点は、ベース層がｐ型InGaAsの代わりにInPとコンダク
ションバンドオフセット（△Ｅｃ）を発生させないｐ型
（In0.53Ga0.47As）0.5（In0.52Al0.48As）0.5層により
形成され、エミッタが薄いｎ型InP層とｎ型（In0.53Ga
0.47As）0.5（In0.52Al 0.48As）0.5層により構成されて
いる点である。
【００１９】次に、図２に示した素子の製造工程図を用
いて実施例のヘテロ接合バイポーラトランジスタの製造
方法を説明する。半絶縁性のInP基板１上に分子エピタ
キシーにより3x1019/CM3のｎ型不純物を含有する厚さ50
0nmのｎ型In0.53Ga0.47Asからなる第１のコンタクト層
２、2x1016/CM3のｎ型不純物を含有する厚さ300nmのｎ
型InPからなるコレクタ層３、4x1019/CM3のｐ型不純物
を含有する厚さ100nmのｐ型（In0.53Ga0.47As）0.5（In
0.52Al0.48As）からなるベース層４、5x1017/CM 3のｎ型
不純物を含有する厚さ30nmのｎ型InPからなる第１のエ
ミッタ層５ａ、5x1017/CM3のｎ型不純物を含有する厚さ
200nmのｎ型（In0.53Ga0.47As）0.5（In0.52Al0.48As）
0.5からなる第２のエミッタ層５ｂ、4x1019/CM3のｎ型
不純物を含有する厚さ 100nmのｎ型In0.53Ga0.47Asから
なる第２のコンタクト層６を順次積層し、スパッタ蒸着
およびリアクティブイオンエッチング（RIE）によるパ
ターン形成によりWSiからなるエミッタ電極７を形成
し、これをマスクにして、りん酸と過酸化水素の水溶液
により第１のエミッタ層をストッパーとした外部ベース
領域におけるコンタクト層６、第２のエミッタ層５ｂを
選択的にエッチング除去し、外部ベース領域の残存する
InPからなる第１のエミッタ層５ａ上にSiO2からなる側
壁８を形成する。（図２（Ａ））塩酸の水溶液によるウ
エット・エッチでInP層を除去し、InP保護層５ａ’を形
成し、エミッタ電極７などをマスクにして露出したベー
ス層４上にAuMnからなるベース電極９を成膜し、フォト
レジストをマスクにしてベース電極の露出部分をイオン
ミリングでエッチング除去し、ウェット・エッチにより
コンタクト層２を露出し、リフトオフによりAuGe/Ni/Au
からなるコレクタ電極１０を形成する。（図２（Ｂ））
その後、フォトレジストをマスクにしてコレクタ電極の
露出部分をイオンミリングでエッチング除去し、ウェッ
ト・エッチによりコレクタメサを行い、ポリイミド１１
による平坦化を行い、Ti/Pt/Auからなるエミッタ引出し
電極１２を形成する（図２（Ｃ））。図３は第１の実施
例のヘテロ接合バイポーラトランジスタのエネルギーバ
ンド図を示す。ベースがｐ型（In0.53Ga0.47As）0.5（I
n0.52Al0.48As）0.5、コレクタとエミッタがｎ型InPで
構成されているので、ベース・コレクタ間に△Ｅｃが存
在しないために電子のベースからコレクタへの走行は妨
げられないし、大きな△Ｅｖ（＝0.25eV）のためにベー
スからエミッタへのホールの注入を十分に阻止できる。
またコレクタがｎ型InPで構成されており、コレクタ空
乏層において電子は高速走行できるので、高周波特性を
改善でき、InPはワイドギャップ材料であるので、エミ
ッタ・コレクタ耐圧を改善できる。外部ベース領域にお
いてｎ型InP保護層上に空乏層が広がり、ベース層との
界面での再結合電流が低減できる。
いて実施例のヘテロ接合バイポーラトランジスタの製造
方法を説明する。半絶縁性のInP基板１上に分子エピタ
キシーにより3x1019/CM3のｎ型不純物を含有する厚さ50
0nmのｎ型In0.53Ga0.47Asからなる第１のコンタクト層
２、2x1016/CM3のｎ型不純物を含有する厚さ300nmのｎ
型InPからなるコレクタ層３、4x1019/CM3のｐ型不純物
を含有する厚さ100nmのｐ型（In0.53Ga0.47As）0.5（In
0.52Al0.48As）からなるベース層４、5x1017/CM 3のｎ型
不純物を含有する厚さ30nmのｎ型InPからなる第１のエ
ミッタ層５ａ、5x1017/CM3のｎ型不純物を含有する厚さ
200nmのｎ型（In0.53Ga0.47As）0.5（In0.52Al0.48As）
0.5からなる第２のエミッタ層５ｂ、4x1019/CM3のｎ型
不純物を含有する厚さ 100nmのｎ型In0.53Ga0.47Asから
なる第２のコンタクト層６を順次積層し、スパッタ蒸着
およびリアクティブイオンエッチング（RIE）によるパ
ターン形成によりWSiからなるエミッタ電極７を形成
し、これをマスクにして、りん酸と過酸化水素の水溶液
により第１のエミッタ層をストッパーとした外部ベース
領域におけるコンタクト層６、第２のエミッタ層５ｂを
選択的にエッチング除去し、外部ベース領域の残存する
InPからなる第１のエミッタ層５ａ上にSiO2からなる側
壁８を形成する。（図２（Ａ））塩酸の水溶液によるウ
エット・エッチでInP層を除去し、InP保護層５ａ’を形
成し、エミッタ電極７などをマスクにして露出したベー
ス層４上にAuMnからなるベース電極９を成膜し、フォト
レジストをマスクにしてベース電極の露出部分をイオン
ミリングでエッチング除去し、ウェット・エッチにより
コンタクト層２を露出し、リフトオフによりAuGe/Ni/Au
からなるコレクタ電極１０を形成する。（図２（Ｂ））
その後、フォトレジストをマスクにしてコレクタ電極の
露出部分をイオンミリングでエッチング除去し、ウェッ
ト・エッチによりコレクタメサを行い、ポリイミド１１
による平坦化を行い、Ti/Pt/Auからなるエミッタ引出し
電極１２を形成する（図２（Ｃ））。図３は第１の実施
例のヘテロ接合バイポーラトランジスタのエネルギーバ
ンド図を示す。ベースがｐ型（In0.53Ga0.47As）0.5（I
n0.52Al0.48As）0.5、コレクタとエミッタがｎ型InPで
構成されているので、ベース・コレクタ間に△Ｅｃが存
在しないために電子のベースからコレクタへの走行は妨
げられないし、大きな△Ｅｖ（＝0.25eV）のためにベー
スからエミッタへのホールの注入を十分に阻止できる。
またコレクタがｎ型InPで構成されており、コレクタ空
乏層において電子は高速走行できるので、高周波特性を
改善でき、InPはワイドギャップ材料であるので、エミ
ッタ・コレクタ耐圧を改善できる。外部ベース領域にお
いてｎ型InP保護層上に空乏層が広がり、ベース層との
界面での再結合電流が低減できる。
【００２０】図４は本発明のヘテロ接合バイポーラトラ
ンジスタ一の第２の実施例の主要断面図とエネルギーバ
ンド図である。この実施例の構成が図１に示した第１の
実施例の構成と異なる点は、ベース層４の代わりに1x10
19/CM3のｐ型不純物を含有する厚さ100nmのｐ型InP層か
らなるベース層４４、第１のエミッタ層５ａの代わりに
5x1017/CM3のｎ型不純物を含有する厚さ20nmのｎ型（Al
0.7Ga0.3）0.2In0.8P層からなる第１のエミッタ層５５
ａ、第２のエミッタ層５ｂの代わりに，5x1017/CM3のｎ
型不純物を含有する厚さ200nmのｎ型In0.52Al0.48As層
からなる第２のエミッタ層５５ｂで構成されている点で
ある。製造工程は第１の実施例と同様であり、ｎ型（Al
0.7Ga0.3）0.2In0.8P層からなる第１のエミッタ層５５
ａをエッチングストッパー層としてｎ型In0.52Al0.48As
層からなる第２のエミッタ層５５ｂを選択的にエッチン
グ除去できる。（Al0.7Ga0.3）0.2In0.8P/InP系におけ
るいて、バレンスバンドオフセット（△Ｅｖ）は0.16eV
であり、ベースからエミッタへのホールの注入を十分に
阻止できる大きさを有しており、またエミッタ領域おい
て（Al0.7Ga0.3）0.2In0.8P/In0.52Al0.48As系のコンダ
クションバンドオフセット（△Ｅｃ）はほとんど生じな
い。第１のエミッタ層５５ａの（Al0.7Ga0.3）0.2In0.8
Pの臨界膜厚も20nm程度であるので、結晶欠陥を発生さ
せることなしに結晶成長できる。外部ベース領域におい
てｎ型（Al0.7Ga0.3）0.2In0.8P保護層上に空乏層が広
がり、ベース層との界面での再結合電流が低減できる。
ンジスタ一の第２の実施例の主要断面図とエネルギーバ
ンド図である。この実施例の構成が図１に示した第１の
実施例の構成と異なる点は、ベース層４の代わりに1x10
19/CM3のｐ型不純物を含有する厚さ100nmのｐ型InP層か
らなるベース層４４、第１のエミッタ層５ａの代わりに
5x1017/CM3のｎ型不純物を含有する厚さ20nmのｎ型（Al
0.7Ga0.3）0.2In0.8P層からなる第１のエミッタ層５５
ａ、第２のエミッタ層５ｂの代わりに，5x1017/CM3のｎ
型不純物を含有する厚さ200nmのｎ型In0.52Al0.48As層
からなる第２のエミッタ層５５ｂで構成されている点で
ある。製造工程は第１の実施例と同様であり、ｎ型（Al
0.7Ga0.3）0.2In0.8P層からなる第１のエミッタ層５５
ａをエッチングストッパー層としてｎ型In0.52Al0.48As
層からなる第２のエミッタ層５５ｂを選択的にエッチン
グ除去できる。（Al0.7Ga0.3）0.2In0.8P/InP系におけ
るいて、バレンスバンドオフセット（△Ｅｖ）は0.16eV
であり、ベースからエミッタへのホールの注入を十分に
阻止できる大きさを有しており、またエミッタ領域おい
て（Al0.7Ga0.3）0.2In0.8P/In0.52Al0.48As系のコンダ
クションバンドオフセット（△Ｅｃ）はほとんど生じな
い。第１のエミッタ層５５ａの（Al0.7Ga0.3）0.2In0.8
Pの臨界膜厚も20nm程度であるので、結晶欠陥を発生さ
せることなしに結晶成長できる。外部ベース領域におい
てｎ型（Al0.7Ga0.3）0.2In0.8P保護層上に空乏層が広
がり、ベース層との界面での再結合電流が低減できる。
【００２１】図５は本発明のヘテロ接合バイポーラトラ
ンジスタ一の第３の実施例の主要断面図とエネルギーバ
ンド図である。この実施例の構成が図４に示した第２の
実施例の構成と異なる点は、第１のエミッタ層５５ａの
代わりにノンドープで厚さ10nmの（Al0.7Ga0.3）0.2In
0.8P層からなるバリヤ層５５５ａ、第２のエミッタ層５
５ｂの代わりに2x1018/CM3のｎ型不純物を含有する厚さ
200nmのｎ型（In0.53Ga0.47As）0.5（In0.52Al0.48As）
0.5からなる第２のエミッタ層５ｂで構成されている点
である。トランジスタ動作はベース層とバリヤ層を構成
する（Al0.7Ga0 .3）0.2In0.8P/InP系におけるコンダク
ションバンドオフセット（△Ｅｃ）は0.23eV、バレンス
バンドオフセット（△Ｅｖ）は0.16eVであり、動作原理
は既に報告されているトンネリング エミッター バイ
ポーラ トランジスター（J. Xuand M. Shur, IEEE Ele
ctron Device Lett., vol. EDL-7, pp. 416-418, 1986)
と同様のもので電子がバリヤ層５５５ａを通してのトン
ネリング効果によりベースに注入されるものである。
ンジスタ一の第３の実施例の主要断面図とエネルギーバ
ンド図である。この実施例の構成が図４に示した第２の
実施例の構成と異なる点は、第１のエミッタ層５５ａの
代わりにノンドープで厚さ10nmの（Al0.7Ga0.3）0.2In
0.8P層からなるバリヤ層５５５ａ、第２のエミッタ層５
５ｂの代わりに2x1018/CM3のｎ型不純物を含有する厚さ
200nmのｎ型（In0.53Ga0.47As）0.5（In0.52Al0.48As）
0.5からなる第２のエミッタ層５ｂで構成されている点
である。トランジスタ動作はベース層とバリヤ層を構成
する（Al0.7Ga0 .3）0.2In0.8P/InP系におけるコンダク
ションバンドオフセット（△Ｅｃ）は0.23eV、バレンス
バンドオフセット（△Ｅｖ）は0.16eVであり、動作原理
は既に報告されているトンネリング エミッター バイ
ポーラ トランジスター（J. Xuand M. Shur, IEEE Ele
ctron Device Lett., vol. EDL-7, pp. 416-418, 1986)
と同様のもので電子がバリヤ層５５５ａを通してのトン
ネリング効果によりベースに注入されるものである。
【００２２】
【発明の効果】このように本発明により、ベース・コレ
クタ間にコンダクションバンドオフセット（△Ｅｃ）を
生じないので、良好な電流ー電圧特性が得られ、またコ
レクタがInPにより構成されているので、InP材料におけ
る高電界での電子の高速性を利用した優れた高周波特
性、ワイドギャップ材料によるエミッタ・コレクタ間の
耐圧の改善、エミッタ・ベースダイオードの低オン電圧
化による低消費電力化を提供できる。Inx(GayAly-1)1-x
P層をエミッタメサ形成時におけるエッチングストッパ
ー、また外部ベース領域上の保護層として兼用すること
により、ベース層との界面での再結合電流の低減を容易
に実現できる製造方法を提供できる。
クタ間にコンダクションバンドオフセット（△Ｅｃ）を
生じないので、良好な電流ー電圧特性が得られ、またコ
レクタがInPにより構成されているので、InP材料におけ
る高電界での電子の高速性を利用した優れた高周波特
性、ワイドギャップ材料によるエミッタ・コレクタ間の
耐圧の改善、エミッタ・ベースダイオードの低オン電圧
化による低消費電力化を提供できる。Inx(GayAly-1)1-x
P層をエミッタメサ形成時におけるエッチングストッパ
ー、また外部ベース領域上の保護層として兼用すること
により、ベース層との界面での再結合電流の低減を容易
に実現できる製造方法を提供できる。
【図１】本発明の第１の実施例であるヘテロ接合バイポ
ーラトランジスタの主要断面図
ーラトランジスタの主要断面図
【図２】本発明の第１の実施例であるのヘテロ接合バイ
ポーラトランジスタの製造工程図
ポーラトランジスタの製造工程図
【図３】第１の実施例のヘテロ接合バイポーラトランジ
スタのエネルギーバンド図
スタのエネルギーバンド図
【図４】(Ａ)は第２の実施例であるヘテロ接合バイポー
ラトランジスタの主要断面図 (Ｂ)はエネルギーバンド図
ラトランジスタの主要断面図 (Ｂ)はエネルギーバンド図
【図５】(Ａ)は第３の実施例であるヘテロ接合バイポー
ラトランジスタの主要断面図 (Ｂ)はエネルギーバンド図
ラトランジスタの主要断面図 (Ｂ)はエネルギーバンド図
【図６】(Ａ)は第１の従来であるヘテロ接合バイポーラ
トランジスタの主要断面図 (Ｂ)はエネルギーバンド図
トランジスタの主要断面図 (Ｂ)はエネルギーバンド図
【図７】第２の従来例のヘテロ接合バイポーラトランジ
スタのエネルギーバンド図
スタのエネルギーバンド図
【図８】InPとInGaAs の材料系における電子の平均ドリ
フト速度と電界の関係を示した図
フト速度と電界の関係を示した図
【図９】第３の従来例であるヘテロ接合バイポーラトラ
ンジスタの主要断面図
ンジスタの主要断面図
【図１０】InP基板に格子整合したIn0.53Ga0.47As、In
0.52Al0.48As、InPと（In0.53Ga0. 47As）x（In0.52Al
0.48As）1-x（0≦x≦1）のフラットバンドダイアグラム
を示す図
0.52Al0.48As、InPと（In0.53Ga0. 47As）x（In0.52Al
0.48As）1-x（0≦x≦1）のフラットバンドダイアグラム
を示す図
【図１１】GaAs基板に格子整合したIn0.5Ga0.5P、In0.5
Al0.5P、（AlxGa1-x）0.5In0.5P（0≦x≦1）とGaAsのフ
ラットバンドダイアグラムを示す図
Al0.5P、（AlxGa1-x）0.5In0.5P（0≦x≦1）とGaAsのフ
ラットバンドダイアグラムを示す図
１ 半絶縁性InP基板 ２ 第１のコンタクト層（高濃度ｎ型InGaAs） ３ コレクタ層（ｎ型InP） ４ ベース層（高濃度ｐ型（In0.53Ga0.47As）0.5（In
0.52Al0.48As）0.5） ４４ ベース層（ｐ型InP） ５ａ 第１のエミッタ層（ｎ型InP) ５ａ’保護層 ５５ａ 第１のエミッタ層（ｎ型（Al0.7Ga0.3）0.2In
0.8P） ５ｂ 第２のエミッタ層(ｎ型（In0.53Ga0.47As）
0.5（In0.52Al0.48As）0.5) ５５ｂ 第２のエミッタ層（ｎ型In0.52Al0.48As） ５５５ｂ エミッタ層(ｎ型（In0.53Ga0.47As）0.5（In
0.52Al0.48As）0.5) ６ 第２のコンタクト層（高濃度ｐ型InGaAs） ７ エミッタ電極（WSi） ８ 側壁（SiO2） ９ ベース電極 １０ コレクタ電極
0.52Al0.48As）0.5） ４４ ベース層（ｐ型InP） ５ａ 第１のエミッタ層（ｎ型InP) ５ａ’保護層 ５５ａ 第１のエミッタ層（ｎ型（Al0.7Ga0.3）0.2In
0.8P） ５ｂ 第２のエミッタ層(ｎ型（In0.53Ga0.47As）
0.5（In0.52Al0.48As）0.5) ５５ｂ 第２のエミッタ層（ｎ型In0.52Al0.48As） ５５５ｂ エミッタ層(ｎ型（In0.53Ga0.47As）0.5（In
0.52Al0.48As）0.5) ６ 第２のコンタクト層（高濃度ｐ型InGaAs） ７ エミッタ電極（WSi） ８ 側壁（SiO2） ９ ベース電極 １０ コレクタ電極
Claims (7)
- 【請求項１】InP基板上に少なくともｎ型InPからなるコ
レクタ層、InP基板と格子整合したｐ型Inx(GayAly-1)
1-xAsからなるベース層で構成されていることを特徴と
するヘテロ接合バイポーラトランジスタ。 - 【請求項２】ベース層を構成しているｐ型Inx(GayA
ly-1)1-xAsがInPとのコンダクションバンドオフセット
（△Ｅｃ）をほとんど発生させない組成比を有している
ことを特徴とする請求項１に記載のヘテロ接合バイポー
ラトランジスタ。 - 【請求項３】ベース層と直接に接合する薄いｎ型InP層
からなる第１のエミッタと該第１のエミッタと接続する
ｎ型Inx(GayAly-1)1-xAs層からなる第２のエミッタによ
り構成されていることを特徴とする請求項１記載のヘテ
ロ接合バイポーラトランジスタ。 - 【請求項４】InP基板上に少なくともｎ型InPからなるコ
レクタ層、ｐ型 InPからなるベース層から構成され、ベ
ース層とエミッタ層間に挿入された格子欠陥を発生しな
い程度薄いInx(GayAly-1)1-xP 層がベースからエミッタ
に注入されるホールに対して障壁となっているを特徴と
するヘテロ接合バイポーラトランジスタ。 - 【請求項５】ベース層と直接に接合する薄いｎ型Inx(Ga
yAly-1)1-xP層からなる第１のエミッタと該第１のエミ
ッタと接続するInP基板に格子整合しているｎ型Inx(Gay
Aly-1)1-xAs層からなる第２のエミッタにより構成され
ていることを特徴とする請求項４記載のヘテロ接合バイ
ポーラトランジスタ。 - 【請求項６】ｎ型Inx(GayAly-1)1-xP層からなる第１の
エミッタ層とInP基板に格子整合したInx(GayAly-1)1-xA
s層からなる第２のエミッタ層間のコンダクションバン
ドオフセット（△Ｅｃ）がほとんど発生しない構成を有
していることを特徴とする請求項３また５記載のヘテロ
接合バイポーラトランジスタ。 - 【請求項７】Inx(GayAly-1)1-xPからなる薄い層をエッ
チングストッパーとし、選択エッチングによりエミッタ
メサを形成し、外部ベース領域においてInx(Ga yAly-1)
1-xPからなる保護層をすくなくともエミッタメサ周辺に
残存させることを特徴とする請求項３または５記載のヘ
テロ接合バイポーラトランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044403A JPH05243256A (ja) | 1992-03-02 | 1992-03-02 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| US07/948,551 US5345097A (en) | 1992-03-02 | 1992-09-23 | Heterojunction bipolar transistor including collector region of InP and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044403A JPH05243256A (ja) | 1992-03-02 | 1992-03-02 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243256A true JPH05243256A (ja) | 1993-09-21 |
Family
ID=12690546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4044403A Pending JPH05243256A (ja) | 1992-03-02 | 1992-03-02 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5345097A (ja) |
| JP (1) | JPH05243256A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2911223A1 (de) * | 1978-03-24 | 1979-09-27 | Toray Industries | Gebuendeltes garn und verfahren zu dessen herstellung |
| US6355947B1 (en) | 1998-08-20 | 2002-03-12 | Nec Corporation | Heterojunction bipolar transistor with band gap graded emitter |
| JP2006310519A (ja) * | 2005-04-28 | 2006-11-09 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ |
| JP2008227221A (ja) * | 2007-03-14 | 2008-09-25 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| JP2009152278A (ja) * | 2007-12-19 | 2009-07-09 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ |
| JP2011003840A (ja) * | 2009-06-22 | 2011-01-06 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ |
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|---|---|---|---|---|
| JP3117831B2 (ja) * | 1993-02-17 | 2000-12-18 | シャープ株式会社 | 半導体装置 |
| US5563087A (en) * | 1994-03-11 | 1996-10-08 | Motorola | Method of fabricating InAs/GaSb/AlSb material system SRAM |
| JPH08139101A (ja) * | 1994-11-07 | 1996-05-31 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
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| US5939738A (en) * | 1995-10-25 | 1999-08-17 | Texas Instruments Incorporated | Low base-resistance bipolar transistor |
| US5625206A (en) * | 1996-06-03 | 1997-04-29 | Lucent Technologies Inc. | High-speed double-heterostructure bipolar transistor devices |
| KR100257192B1 (ko) | 1998-01-26 | 2000-05-15 | 구자홍 | 이종접합 바이폴라 트랜지스터 |
| DE19834491A1 (de) * | 1998-07-31 | 2000-02-03 | Daimler Chrysler Ag | Anordnung und Verfahren zur Herstellung eines Heterobipolartransistors |
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