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JP2738369B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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Publication number
JP2738369B2
JP2738369B2 JP7312384A JP31238495A JP2738369B2 JP 2738369 B2 JP2738369 B2 JP 2738369B2 JP 7312384 A JP7312384 A JP 7312384A JP 31238495 A JP31238495 A JP 31238495A JP 2738369 B2 JP2738369 B2 JP 2738369B2
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JP
Japan
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oxide film
silicon nitride
silicon oxide
forming
nitride film
Prior art date
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JP7312384A
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Japanese (ja)
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JPH09153558A (en
Inventor
宏治 金森
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
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  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明はシリコン窒化膜を利
用した半導体装置の製造技術に関し、特に段差部でのシ
リコン窒化膜のエッチング残りを防止した半導体装置の
製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for manufacturing a semiconductor device using a silicon nitride film, and more particularly to a method for manufacturing a semiconductor device in which a silicon nitride film is prevented from being left unetched at a step portion.

【0002】[0002]

【従来の技術】シリコン窒化膜は良好な絶縁性や耐酸化
性を有しているため、この特性を利用した半導体装置の
製造技術が種々提案されている。例えば、特開平6−2
59094号公報に記載されている不揮発性半導体記憶
装置の製造方法では、シリコン窒化膜を拡散層を埋め込
むための酸化マスクとして利用している。すなわち、図
6はその工程の一部を示す図であり、先ず、図6(a)
のように、シリコン基板1の表面に素子分離酸化膜2を
形成し、かつシリコン酸化膜3を形成した後、これらの
シリコン酸化膜2,3の上にシリコン窒化膜4を積層形
成する。次に、図6(b)のように、フォトレジスト6
をマスクにしてシリコン窒化膜4を異方性エッチングに
よりパターニングすることでチャネル領域をこのシリコ
ン窒化膜4で覆う。次に、図6(c)のように、前記シ
リコン窒化膜4をマスクにしてイオン注入により拡散層
9を形成し、さらにシリコン窒化膜4をマスクにして熱
酸化法により拡散層を酸化膜10で埋め込んでいる。
2. Description of the Related Art Since a silicon nitride film has good insulation and oxidation resistance, various techniques for manufacturing a semiconductor device utilizing this characteristic have been proposed. For example, JP-A-6-2
In the method of manufacturing a nonvolatile semiconductor memory device described in Japanese Patent No. 59094, a silicon nitride film is used as an oxidation mask for embedding a diffusion layer. That is, FIG. 6 is a diagram showing a part of the process. First, FIG.
After the element isolation oxide film 2 is formed on the surface of the silicon substrate 1 and the silicon oxide film 3 is formed, a silicon nitride film 4 is formed on these silicon oxide films 2 and 3 as shown in FIG. Next, as shown in FIG.
The channel region is covered with the silicon nitride film 4 by patterning the silicon nitride film 4 by anisotropic etching using the mask as a mask. Next, as shown in FIG. 6C, the diffusion layer 9 is formed by ion implantation using the silicon nitride film 4 as a mask, and the diffusion layer 9 is formed by thermal oxidation using the silicon nitride film 4 as a mask. Embedded in

【0003】[0003]

【発明が解決しようとする課題】このようなシリコン窒
化膜を用いた半導体記憶装置の製造方法においては、次
のような問題が生じている。すなわち、図6(b)に示
したように、シリコン窒化膜4をエッチングする際に、
素子分離酸化膜2とトランジスタ領域のシリコン酸化膜
3との間に段差部が生じていると、エッチングの異方性
によってシリコン窒化膜4がその段差部に残されること
がある。このように段差部にシリコン窒化膜4が残され
ると、残存されたシリコン窒化膜4が後工程における異
物となって存在され、しかもシリコン窒化膜は耐酸化性
を有しているため、図6(c)のように、段差部におけ
る熱酸化法でのシリコン酸化膜10の膜厚が十分に厚く
ならず、この部分での拡散層9の埋め込みが不完全にな
ってしまい、後のプロセスの形状に影響を及ぼすことに
なる。
In the method of manufacturing a semiconductor memory device using such a silicon nitride film, the following problems occur. That is, as shown in FIG. 6B, when the silicon nitride film 4 is etched,
If a step is formed between the element isolation oxide film 2 and the silicon oxide film 3 in the transistor region, the silicon nitride film 4 may be left on the step due to anisotropy of etching. When the silicon nitride film 4 is left at the step, the remaining silicon nitride film 4 is present as foreign matter in a later process, and since the silicon nitride film has oxidation resistance, FIG. As shown in (c), the thickness of the silicon oxide film 10 at the step portion by the thermal oxidation method does not become sufficiently large, and the filling of the diffusion layer 9 at this portion becomes incomplete, and the It will affect the shape.

【0004】この段差部でのエッチング残りを除去する
ために等方性エッチングが考えられるが、シリコン窒化
膜を等方性エッチングする際には、リン酸が用いられる
ため、レジストがリン酸によって溶解されてしまうため
マスクとして用いることができず、この方法を採用する
ことは難しい。また、シリコン窒化膜のエッチング残り
を防止するためにエッチング時間を長くすると、図7
(a)のように、パターニングされたシリコン窒化膜4
が逆テーパ状となり易く、あるいは図7(b)のように
シリコン窒化膜4が細って寸法誤差が生じ易くなり、後
工程での微細な処理が困難になる。
[0004] Isotropic etching can be considered to remove the etching residue at the step. However, when isotropically etching the silicon nitride film, phosphoric acid is used. Therefore, it cannot be used as a mask, and it is difficult to adopt this method. In addition, if the etching time is increased in order to prevent the silicon nitride film from being left unetched, FIG.
The silicon nitride film 4 patterned as shown in FIG.
7 tends to have an inversely tapered shape, or the silicon nitride film 4 becomes thinner as shown in FIG. 7B, which tends to cause dimensional errors, making it difficult to perform fine processing in a later step.

【0005】本発明の目的は、段差部におけるシリコン
窒化膜のエッチング残りを発生させることなく、製造歩
留りを改善することが可能な半導体装置の製造方法を提
供することにある。
An object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving a manufacturing yield without generating an etching residue of a silicon nitride film at a step portion.

【0006】[0006]

【課題を解決するための手段】本発明の半導体装置の製
造方法は、段差部を有する半導体基板の表面に第1のシ
リコン酸化膜を形成する工程と、この第1のシリコン酸
化膜上にシリコン窒化膜を形成する工程と、このシリコ
ン窒化膜上に第2のシリコン酸化膜を形成する工程と、
段差部を含んでシリコン窒化膜を残したくない領域の第
2のシリコン酸化膜をエッチング除去する工程と、残さ
れた第2のシリコン酸化膜をマスクにしてシリコン窒化
膜を等方性エッチングする工程と、第2のシリコン酸化
膜を除去する工程と、シリコン窒化膜を異方性エッチン
グにより所望のパターンに形成する工程とを含んでい
る。ここで、シリコン窒化膜の等方性エッチングはシリ
コン酸化膜とのエッチング選択比が10以上であること
が好ましい。また、本発明は、半導体基板の表面に形成
される厚いシリコン酸化膜からなる素子分離用の酸化膜
の縁部で構成される段差部にシリコン窒化膜を残さない
場合に有効である。
According to a method of manufacturing a semiconductor device of the present invention, a step of forming a first silicon oxide film on a surface of a semiconductor substrate having a step, and a step of forming a silicon film on the first silicon oxide film. Forming a nitride film, forming a second silicon oxide film on the silicon nitride film,
A step of etching and removing the second silicon oxide film in a region including the step portion where the silicon nitride film is not to be left, and a step of isotropically etching the silicon nitride film using the remaining second silicon oxide film as a mask And a step of removing the second silicon oxide film, and a step of forming the silicon nitride film into a desired pattern by anisotropic etching. Here, the isotropic etching of the silicon nitride film preferably has an etching selectivity to the silicon oxide film of 10 or more. Further, the present invention is effective when a silicon nitride film is not left on a step formed by an edge of an oxide film for element isolation formed of a thick silicon oxide film formed on a surface of a semiconductor substrate.

【0007】[0007]

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図1は本発明の基本技術を示す
ための図であり、素子領域に選択的にシリコン窒化膜を
形成する方法を工程順に示す断面図である。先ず、図1
(a)のように、シリコン基板1の表面に素子分離用シ
リコン酸化膜2を形成した後、素子形成領域に50nm
以下の厚さのシリコン酸化膜からなるゲート酸化膜3を
熱酸化法またはCVD法により形成する。また、その上
に400〜500nmの厚さのシリコン窒化膜4をCV
D法により形成し、さらにその上に10〜20nmの厚
さのシリコン酸化膜5をCVD法により形成する。
Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram showing a basic technique of the present invention, and is a cross-sectional view showing a method of selectively forming a silicon nitride film in an element region in the order of steps. First, FIG.
As shown in FIG. 1A, after a silicon oxide film 2 for element isolation is formed on the surface of a silicon substrate 1, 50 nm is formed in an element formation region.
A gate oxide film 3 made of a silicon oxide film having the following thickness is formed by a thermal oxidation method or a CVD method. Further, a silicon nitride film 4 having a thickness of 400 to 500 nm is
A silicon oxide film 5 having a thickness of 10 to 20 nm is formed thereon by a CVD method.

【0008】次いで、図1(b)のように、前記素子分
離用酸化膜2とゲート酸化膜3との境界部に生じている
段差部を含む領域の前記シリコン酸化膜5をフォトレジ
スト6をマスクにして等方性エッチングにより除去す
る。しかる上で、図1(c)のように、このエッチング
除去されたシリコン酸化膜5をマスクにしてシリコン窒
化膜4を等方性エッチングする。このとき、エッチング
材にはリン酸を利用する。この等方性エッチングによ
り、前記段差部のシリコン窒化膜4は完全にエッチング
除去される。
Next, as shown in FIG. 1B, a photoresist 6 is applied to the silicon oxide film 5 in a region including a step formed at the boundary between the device isolation oxide film 2 and the gate oxide film 3. It is removed by isotropic etching using as a mask. Then, as shown in FIG. 1C, the silicon nitride film 4 is isotropically etched using the etched silicon oxide film 5 as a mask. At this time, phosphoric acid is used as an etching material. By this isotropic etching, the silicon nitride film 4 at the step is completely removed by etching.

【0009】次いで、図1(d)のように、シリコン酸
化膜5を除去した後、シリコン窒化膜を残したい領域に
フォトレジスト7を選択的に形成し、このフォトレジス
ト7をマスクにしてシリコン窒化膜4を異方性ドライエ
ッチングによりエッチングし、シリコン窒化膜4のパタ
ーンを形成する。このとき、シリコン窒化膜の異方性ド
ライエッチングには、シリコン酸化膜に対して少なくと
も選択比が1以上で、シリコンに対して選択比が少なく
とも4以上のエッチング条件に設定すれば、シリコン基
板1の表面を殆どエッチングすることなくシリコン窒化
膜4とゲート酸化膜3とを所望のパターンにエッチング
することができる。
Next, as shown in FIG. 1D, after removing the silicon oxide film 5, a photoresist 7 is selectively formed in a region where the silicon nitride film is to be left, and the photoresist 7 is used as a mask to form a silicon film. The nitride film 4 is etched by anisotropic dry etching to form a pattern of the silicon nitride film 4. At this time, in the anisotropic dry etching of the silicon nitride film, if the etching conditions are such that the selectivity with respect to the silicon oxide film is at least 1 and the selectivity with respect to silicon is at least 4 or more, the silicon substrate 1 The silicon nitride film 4 and the gate oxide film 3 can be etched into a desired pattern without substantially etching the surface of the substrate.

【0010】したがって、この方法によれば、シリコン
基板1上の段差部のシリコン窒化膜4を前工程で等方性
エッチングにより除去するため、段差部にシリコン窒化
膜4の一部が残存されてこれが異物とされることはな
い。また、この等方性エッチングに際しては、エッチン
グ材であるリン酸に対してエッチング選択性のあるシリ
コン酸化膜をマスクとして利用しているため、マスクと
して有効に機能させることができる。この結果、シリコ
ン窒化膜をオーバエッチングする必要もなく、パターン
の細りやテーパ断面形状が生じることもない。
Therefore, according to this method, the silicon nitride film 4 at the step portion on the silicon substrate 1 is removed by isotropic etching in the previous step, so that a part of the silicon nitride film 4 remains at the step portion. This is not considered a foreign substance. In this isotropic etching, since a silicon oxide film having etching selectivity to phosphoric acid as an etching material is used as a mask, the silicon oxide film can function effectively as a mask. As a result, the silicon nitride film does not need to be over-etched, and the pattern does not become thin or the tapered cross section does not occur.

【0011】図2ないし図5は本発明を不揮発性半導体
記憶装置の製造方法に適用した実施形態を工程順に示す
断面図である。先ず、図2(a)のように、シリコン基
板11に素子分離用のシリコン酸化膜12を厚く形成
し、メモリセル領域及び周辺領域を含む素子領域に50
nm以下の厚さのシリコン酸化膜からなるゲート酸化膜
13を熱酸化法またはCVD法により形成する。次い
で、全面にポリシリコン14をCVD法により形成し、
n型不純物を導入する。
2 to 5 are sectional views showing an embodiment in which the present invention is applied to a method of manufacturing a nonvolatile semiconductor memory device in the order of steps. First, as shown in FIG. 2A, a silicon oxide film 12 for element isolation is formed thick on a silicon substrate 11, and a silicon oxide film 12 is formed on an element region including a memory cell region and a peripheral region.
A gate oxide film 13 made of a silicon oxide film having a thickness of not more than nm is formed by a thermal oxidation method or a CVD method. Next, polysilicon 14 is formed on the entire surface by a CVD method,
An n-type impurity is introduced.

【0012】次に、図2(b)のように、フォトリソグ
ラフィ技術によりメモリセル領域の前記ポリシリコン1
4をパターニングし、フローティングゲートFGを形成
する。このとき、周辺領域は基板保護のためポリシリコ
ン14を残したままにする。なお、同図は図2(a)の
AA線断面図である。次いで、図2(c)のように、全
面に5〜50nmのシリコン酸化膜15を熱酸化法また
はCVD法により形成し、かつその上に10〜30nm
のポリシリコン16をCVD法により形成し、n型不純
物を導入する。そして、その表面に50〜300nmの
シリコン酸化膜17を熱酸化法またはCVD法により形
成する。
Next, as shown in FIG. 2B, the polysilicon 1 in the memory cell region is formed by photolithography.
4 is patterned to form a floating gate FG. At this time, the polysilicon is left in the peripheral region for protecting the substrate. FIG. 2 is a sectional view taken along line AA of FIG. Next, as shown in FIG. 2C, a silicon oxide film 15 of 5 to 50 nm is formed on the entire surface by a thermal oxidation method or a CVD method, and 10 to 30 nm is formed thereon.
Is formed by the CVD method, and an n-type impurity is introduced. Then, a silicon oxide film 17 of 50 to 300 nm is formed on the surface by a thermal oxidation method or a CVD method.

【0013】そして、図3(a)のように、フォトレジ
スト30を用いてメモリセル領域の前記シリコン酸化膜
17とポリシリコン16をエッチングしコントロールゲ
ートCGを形成する。次に、図3(b)のように、全面
に5〜50nmのシリコン酸化膜18を熱酸化法または
CVD法により形成し、次いでコントロールゲート間隔
の1/2以下の膜厚のシリコン窒化膜19をCVD法に
より形成し、さらに表面に10nm以上のシリコン酸化
膜20をCVD法により形成する。次いで、図3(c)
のように、メモリセル領域をフォトレジスト31で覆
い、周辺回路領域のシリコン酸化膜20、シリコン窒化
膜19をそれぞれ等方性エッチングにより除去する。こ
のとき、シリコン窒化膜19の等方性エッチングは、シ
リコン酸化膜20との選択比が10以上のエッチング条
件とする。
Then, as shown in FIG. 3A, the silicon oxide film 17 and the polysilicon 16 in the memory cell region are etched using a photoresist 30 to form a control gate CG. Next, as shown in FIG. 3B, a silicon oxide film 18 having a thickness of 5 to 50 nm is formed on the entire surface by a thermal oxidation method or a CVD method. Is formed by a CVD method, and a silicon oxide film 20 of 10 nm or more is formed on the surface by a CVD method. Next, FIG.
As described above, the memory cell region is covered with the photoresist 31, and the silicon oxide film 20 and the silicon nitride film 19 in the peripheral circuit region are respectively removed by isotropic etching. At this time, the isotropic etching of the silicon nitride film 19 is performed under such etching conditions that the selectivity with respect to the silicon oxide film 20 is 10 or more.

【0014】次いで、図4(a)のように、シリコン酸
化膜20を等方性エッチングにより除去し、続いて図4
(b)のように、異方性エッチングによりメモリセル領
域のシリコン窒化膜19をエッチングバックして、メモ
リセル領域にシリコン窒化膜19のサイドウォール19
Aを形成する。このとき、ポリシリコンとの選択比が5
以上の異方性エッチングを用いる。または、エッチング
バック前に熱酸化法により表面に20nm以下のシリコ
ン酸化膜を形成した後、シリコン酸化膜に対して選択比
が5以上の異方性エッチングを用いてシリコン窒化膜を
エッチングバックして前記したシリコン窒化膜のサイド
ウォールを形成してもよい。
Next, as shown in FIG. 4A, the silicon oxide film 20 is removed by isotropic etching.
As shown in (b), the silicon nitride film 19 in the memory cell region is etched back by anisotropic etching, and the side wall 19 of the silicon nitride film 19 is formed in the memory cell region.
Form A. At this time, the selectivity with respect to polysilicon is 5
The above anisotropic etching is used. Alternatively, after a silicon oxide film having a thickness of 20 nm or less is formed on the surface by a thermal oxidation method before etching back, the silicon nitride film is etched back using anisotropic etching having a selectivity of 5 or more to the silicon oxide film. The sidewall of the silicon nitride film described above may be formed.

【0015】次に、図5(a)のように、コントロール
ゲートCGの上のシリコン酸化膜17とシリコン窒化膜
のサイドウォール19Aをマスクにしてポリシリコン1
4をエッチング除去して前記フローティングゲートFG
を分離する。このとき、周辺領域のポリシリコン14も
同時にエッチング除去する。次いで、図5(b)のよう
に、熱酸化法またはCVD法によりイレーズゲート(消
去ゲート)酸化膜21と周辺領域のゲート酸化膜22を
同時に形成し、さらにポリシリコンを堆積してn型不純
物を導入した後、これをフォトリソグラフィ法によりパ
ターン形成することで、イレーズゲートEGと周辺ゲー
ト23を同時に形成する。これにより、不揮発性メモリ
セルが形成される。
Next, as shown in FIG. 5A, the polysilicon 1 is formed using the silicon oxide film 17 on the control gate CG and the side wall 19A of the silicon nitride film as a mask.
4 is removed by etching to remove the floating gate FG.
Is separated. At this time, the polysilicon 14 in the peripheral region is simultaneously etched away. Next, as shown in FIG. 5B, an erase gate (erase gate) oxide film 21 and a gate oxide film 22 in the peripheral region are simultaneously formed by a thermal oxidation method or a CVD method, and polysilicon is deposited to form an n-type impurity. After the introduction, the pattern is formed by photolithography to form the erase gate EG and the peripheral gate 23 at the same time. As a result, a nonvolatile memory cell is formed.

【0016】したがって、このような工程で形成された
不揮発性メモリセルは、周辺の段差部にシリコン窒化膜
を残すことなくコントロールゲートとイレーズゲート間
の絶縁膜をシリコン窒化膜を用いて耐圧を維持したまま
薄膜が形成でき、微細化に有利となる。
Therefore, in the nonvolatile memory cell formed in such a process, the breakdown voltage is maintained by using the silicon nitride film as the insulating film between the control gate and the erase gate without leaving the silicon nitride film on the peripheral step. A thin film can be formed as it is, which is advantageous for miniaturization.

【0017】なお、この実施形態では、本発明を不揮発
性メモリセルの製造に適用した例であるが、半導体基板
の表面に段差部が生じており、かつシリコン窒化膜を用
いる半導体装置であれば本発明を同様に適用することが
できる。
Although this embodiment is an example in which the present invention is applied to the manufacture of a nonvolatile memory cell, any semiconductor device having a step on the surface of a semiconductor substrate and using a silicon nitride film may be used. The invention is equally applicable.

【0018】[0018]

【発明の効果】以上説明したように本発明は、第1のシ
リコン酸化膜、シリコン窒化膜、第2のシリコン酸化膜
を順次形成した上で、シリコン窒化膜を残したくない領
域の第2のシリコン酸化膜を除去し、かつ残された第2
のシリコン酸化膜をマスクにしてシリコン窒化膜を等方
性エッチングし、しかる上で第2のシリコン酸化膜を除
去してシリコン窒化膜を異方性エッチングにより所望の
パターンに形成しているので、マクスの劣化が生じるこ
となくシリコン窒化膜を等方性エッチングでき、かつエ
ッチング時間を必要以上に長くする必要がない。これに
より、所望の領域にシリコン窒化膜を残し、不要な領域
のシリコン窒化膜を確実に除去することができ、シリコ
ン窒化膜残りが異物として半導体装置の歩留りを低下さ
せることがなく、しかも絶縁特性や耐酸化性に優れたシ
リコン窒化膜を所望の領域にのみ形成して半導体装置の
特性を向上することができる。
As described above, according to the present invention, the first silicon oxide film, the silicon nitride film, and the second silicon oxide film are formed sequentially, and the second silicon oxide film is formed in a region where the silicon nitride film is not desired to remain. The silicon oxide film is removed and the remaining second
The silicon nitride film is isotropically etched using the silicon oxide film as a mask, and then the second silicon oxide film is removed and the silicon nitride film is formed into a desired pattern by anisotropic etching. The silicon nitride film can be isotropically etched without deterioration of the mask, and the etching time does not need to be made longer than necessary. As a result, the silicon nitride film can be left in a desired region, and the silicon nitride film in an unnecessary region can be reliably removed, and the silicon nitride film residue does not cause foreign matter to lower the yield of the semiconductor device. By forming a silicon nitride film having excellent oxidation resistance only in a desired region, the characteristics of the semiconductor device can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施形態を製造工程順に示す断
面図である。
FIG. 1 is a cross-sectional view showing a first embodiment of the present invention in the order of manufacturing steps.

【図2】本発明の第2の実施形態を製造工程順に示す断
面図のその1である。
FIG. 2 is a first sectional view showing a second embodiment of the present invention in the order of manufacturing steps.

【図3】本発明の第2の実施形態を製造工程順に示す断
面図のその2である。
FIG. 3 is a second sectional view showing the second embodiment of the present invention in the order of manufacturing steps.

【図4】本発明の第2の実施形態を製造工程順に示す断
面図のその3である。
FIG. 4 is a third sectional view showing the second embodiment of the present invention in the order of manufacturing steps.

【図5】本発明の第2の実施形態を製造工程順に示す断
面図のその1である。
FIG. 5 is a first cross-sectional view showing a second embodiment of the present invention in the order of manufacturing steps.

【図6】従来の製造方法を工程順に示す断面図である。FIG. 6 is a sectional view showing a conventional manufacturing method in the order of steps.

【図7】従来の問題点を説明するための断面図である。FIG. 7 is a cross-sectional view for explaining a conventional problem.

【符号の説明】[Explanation of symbols]

1 シリコン基板 2 素子分離酸化膜 3 ゲート酸化膜 4 シリコン窒化膜 5 シリコン酸化膜 6,7 フォトレジスト 11 シリコン基板 12 素子分離酸化膜 13 ゲート酸化膜 14 ポリシリコン 15 シリコン酸化膜 16 ポリシリコン 17 シリコン酸化膜 18 シリコン酸化膜 19 シリコン窒化膜 20 シリコン酸化膜 21 イレーズゲート酸化膜 22 ゲート酸化膜 23 ゲート電極 FG フローティングゲート CG コントロールゲート EG イレーズゲート DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Element isolation oxide film 3 Gate oxide film 4 Silicon nitride film 5 Silicon oxide film 6,7 Photoresist 11 Silicon substrate 12 Element isolation oxide film 13 Gate oxide film 14 Polysilicon 15 Silicon oxide film 16 Polysilicon 17 Silicon oxide Film 18 Silicon oxide film 19 Silicon nitride film 20 Silicon oxide film 21 Erase gate oxide film 22 Gate oxide film 23 Gate electrode FG Floating gate CG Control gate EG Erase gate

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/792 ──────────────────────────────────────────────────続 き Continued on front page (51) Int.Cl. 6 Identification code FI H01L 29/792

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 段差部を有する半導体基板の表面に第1
のシリコン酸化膜を形成する工程と、この第1のシリコ
ン酸化膜上にシリコン窒化膜を形成する工程と、このシ
リコン窒化膜上に第2のシリコン酸化膜を形成する工程
と、前記段差部を含むシリコン窒化膜を残したくない領
域の前記第2のシリコン酸化膜をエッチング除去する工
程と、残された第2のシリコン酸化膜をマスクにして前
記シリコン窒化膜を等方性エッチングする工程と、前記
第2のシリコン酸化膜を除去する工程と、前記シリコン
窒化膜を異方性エッチングにより所望のパターンに形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
A first portion provided on a surface of a semiconductor substrate having a step portion;
Forming a silicon oxide film on the first silicon oxide film, forming a silicon nitride film on the first silicon oxide film, forming a second silicon oxide film on the silicon nitride film, A step of etching and removing the second silicon oxide film in a region where the silicon nitride film containing the silicon nitride film is not to be left; and a step of isotropically etching the silicon nitride film using the remaining second silicon oxide film as a mask; A method of manufacturing a semiconductor device, comprising: a step of removing the second silicon oxide film; and a step of forming the silicon nitride film into a desired pattern by anisotropic etching.
【請求項2】 シリコン窒化膜の等方性エッチングはシ
リコン酸化膜とのエッチング選択比が10以上である請
求項1の半導体装置の製造方法。
2. The method according to claim 1, wherein the isotropic etching of the silicon nitride film has an etching selectivity with respect to the silicon oxide film of 10 or more.
【請求項3】 段差部が半導体基板の表面に形成される
厚いシリコン酸化膜からなる素子分離用の酸化膜の縁部
である請求項1または2の半導体装置の製造方法。
3. The method of manufacturing a semiconductor device according to claim 1, wherein the step is an edge of an oxide film for element isolation formed of a thick silicon oxide film formed on a surface of the semiconductor substrate.
【請求項4】 半導体基板の表面にゲート酸化膜を形成
する工程と、このゲート酸化膜上に第1のポリシリコン
を形成し、これを所要のパターンに形成する工程と、メ
モリセル領域の前記第1のポリシリコン上にシリコン酸
化膜、第2のポリシリコン、シリコン酸化膜を形成し、
これらをパターン形成して第2のポリシリコンでコント
ロールゲートを形成する工程と、全面に第1のシリコン
酸化膜、シリコン窒化膜、第2のシリコン酸化膜を順次
形成する工程と、前記メモリセル領域を除く半導体基板
の表面段差部を含む領域の前記第2のシリコン酸化膜を
除去する工程と、前記残された第2のシリコン酸化膜を
マスクにして前記シリコン窒化膜を等方性エッチングに
より除去する工程と、前記第2のシリコン酸化膜を除去
する工程と、前記シリコン窒化膜を異方性エッチングし
て前記コントロールゲートの側面にのみサイドウォール
として残す工程と、このシリコン窒化膜のサイドウォー
ルをマスクにして前記第1のポリシリコンを再度エッチ
ング形成してフローティングゲートを形成する工程と、
このフローティングゲートの側面にイレーズゲート酸化
膜を形成する工程と、全面に第3のポリシリコンを形成
し、これをパターン形成して前記シリコン窒化膜のサイ
ドウォールとイレーズゲート酸化膜を介して前記各ゲー
トに対向されるイレーズゲートを形成する工程を含んで
不揮発性メモリセルを形成する半導体装置の製造方法。
4. A step of forming a gate oxide film on a surface of a semiconductor substrate, a step of forming a first polysilicon on the gate oxide film and forming the first polysilicon in a required pattern, Forming a silicon oxide film, a second polysilicon, and a silicon oxide film on the first polysilicon;
Forming a control gate with a second polysilicon by patterning them, forming a first silicon oxide film, a silicon nitride film, and a second silicon oxide film sequentially on the entire surface; Removing the second silicon oxide film in a region including a surface step portion of the semiconductor substrate except for the step of removing the silicon nitride film by isotropic etching using the remaining second silicon oxide film as a mask Performing the step of removing the second silicon oxide film; the step of anisotropically etching the silicon nitride film to leave the sidewall only on the side surface of the control gate; and the step of removing the sidewall of the silicon nitride film. Forming a floating gate by etching the first polysilicon again using the mask as a mask;
Forming an erase gate oxide film on the side surface of the floating gate, forming a third polysilicon on the entire surface, patterning the third polysilicon, and forming the third polysilicon through the side wall of the silicon nitride film and the erase gate oxide film; A method of manufacturing a semiconductor device for forming a non-volatile memory cell including a step of forming an erase gate opposed to a gate.
【請求項5】 第1のポリシリコンに対して最初のエッ
チング時に、その一部を周辺領域に残しておき、再度の
エッチングにより第1のポリシリコンで周辺領域のトラ
ンジスタのゲートを形成する工程を含む請求項4の半導
体装置の製造方法。
5. A step of forming a gate of a transistor in a peripheral region by using the first polysilicon while leaving a part of the first polysilicon in a peripheral region at the time of initial etching. The method for manufacturing a semiconductor device according to claim 4, wherein
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