JP2738369B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2738369B2 JP2738369B2 JP7312384A JP31238495A JP2738369B2 JP 2738369 B2 JP2738369 B2 JP 2738369B2 JP 7312384 A JP7312384 A JP 7312384A JP 31238495 A JP31238495 A JP 31238495A JP 2738369 B2 JP2738369 B2 JP 2738369B2
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Description
【０００１】
【発明の属する技術分野】本発明はシリコン窒化膜を利
用した半導体装置の製造技術に関し、特に段差部でのシ
リコン窒化膜のエッチング残りを防止した半導体装置の
製造方法に関する。
用した半導体装置の製造技術に関し、特に段差部でのシ
リコン窒化膜のエッチング残りを防止した半導体装置の
製造方法に関する。
【０００２】
【従来の技術】シリコン窒化膜は良好な絶縁性や耐酸化
性を有しているため、この特性を利用した半導体装置の
製造技術が種々提案されている。例えば、特開平６−２
５９０９４号公報に記載されている不揮発性半導体記憶
装置の製造方法では、シリコン窒化膜を拡散層を埋め込
むための酸化マスクとして利用している。すなわち、図
６はその工程の一部を示す図であり、先ず、図６（ａ）
のように、シリコン基板１の表面に素子分離酸化膜２を
形成し、かつシリコン酸化膜３を形成した後、これらの
シリコン酸化膜２，３の上にシリコン窒化膜４を積層形
成する。次に、図６（ｂ）のように、フォトレジスト６
をマスクにしてシリコン窒化膜４を異方性エッチングに
よりパターニングすることでチャネル領域をこのシリコ
ン窒化膜４で覆う。次に、図６（ｃ）のように、前記シ
リコン窒化膜４をマスクにしてイオン注入により拡散層
９を形成し、さらにシリコン窒化膜４をマスクにして熱
酸化法により拡散層を酸化膜１０で埋め込んでいる。
性を有しているため、この特性を利用した半導体装置の
製造技術が種々提案されている。例えば、特開平６−２
５９０９４号公報に記載されている不揮発性半導体記憶
装置の製造方法では、シリコン窒化膜を拡散層を埋め込
むための酸化マスクとして利用している。すなわち、図
６はその工程の一部を示す図であり、先ず、図６（ａ）
のように、シリコン基板１の表面に素子分離酸化膜２を
形成し、かつシリコン酸化膜３を形成した後、これらの
シリコン酸化膜２，３の上にシリコン窒化膜４を積層形
成する。次に、図６（ｂ）のように、フォトレジスト６
をマスクにしてシリコン窒化膜４を異方性エッチングに
よりパターニングすることでチャネル領域をこのシリコ
ン窒化膜４で覆う。次に、図６（ｃ）のように、前記シ
リコン窒化膜４をマスクにしてイオン注入により拡散層
９を形成し、さらにシリコン窒化膜４をマスクにして熱
酸化法により拡散層を酸化膜１０で埋め込んでいる。
【０００３】
【発明が解決しようとする課題】このようなシリコン窒
化膜を用いた半導体記憶装置の製造方法においては、次
のような問題が生じている。すなわち、図６（ｂ）に示
したように、シリコン窒化膜４をエッチングする際に、
素子分離酸化膜２とトランジスタ領域のシリコン酸化膜
３との間に段差部が生じていると、エッチングの異方性
によってシリコン窒化膜４がその段差部に残されること
がある。このように段差部にシリコン窒化膜４が残され
ると、残存されたシリコン窒化膜４が後工程における異
物となって存在され、しかもシリコン窒化膜は耐酸化性
を有しているため、図６（ｃ）のように、段差部におけ
る熱酸化法でのシリコン酸化膜１０の膜厚が十分に厚く
ならず、この部分での拡散層９の埋め込みが不完全にな
ってしまい、後のプロセスの形状に影響を及ぼすことに
なる。
化膜を用いた半導体記憶装置の製造方法においては、次
のような問題が生じている。すなわち、図６（ｂ）に示
したように、シリコン窒化膜４をエッチングする際に、
素子分離酸化膜２とトランジスタ領域のシリコン酸化膜
３との間に段差部が生じていると、エッチングの異方性
によってシリコン窒化膜４がその段差部に残されること
がある。このように段差部にシリコン窒化膜４が残され
ると、残存されたシリコン窒化膜４が後工程における異
物となって存在され、しかもシリコン窒化膜は耐酸化性
を有しているため、図６（ｃ）のように、段差部におけ
る熱酸化法でのシリコン酸化膜１０の膜厚が十分に厚く
ならず、この部分での拡散層９の埋め込みが不完全にな
ってしまい、後のプロセスの形状に影響を及ぼすことに
なる。
【０００４】この段差部でのエッチング残りを除去する
ために等方性エッチングが考えられるが、シリコン窒化
膜を等方性エッチングする際には、リン酸が用いられる
ため、レジストがリン酸によって溶解されてしまうため
マスクとして用いることができず、この方法を採用する
ことは難しい。また、シリコン窒化膜のエッチング残り
を防止するためにエッチング時間を長くすると、図７
（ａ）のように、パターニングされたシリコン窒化膜４
が逆テーパ状となり易く、あるいは図７（ｂ）のように
シリコン窒化膜４が細って寸法誤差が生じ易くなり、後
工程での微細な処理が困難になる。
ために等方性エッチングが考えられるが、シリコン窒化
膜を等方性エッチングする際には、リン酸が用いられる
ため、レジストがリン酸によって溶解されてしまうため
マスクとして用いることができず、この方法を採用する
ことは難しい。また、シリコン窒化膜のエッチング残り
を防止するためにエッチング時間を長くすると、図７
（ａ）のように、パターニングされたシリコン窒化膜４
が逆テーパ状となり易く、あるいは図７（ｂ）のように
シリコン窒化膜４が細って寸法誤差が生じ易くなり、後
工程での微細な処理が困難になる。
【０００５】本発明の目的は、段差部におけるシリコン
窒化膜のエッチング残りを発生させることなく、製造歩
留りを改善することが可能な半導体装置の製造方法を提
供することにある。
窒化膜のエッチング残りを発生させることなく、製造歩
留りを改善することが可能な半導体装置の製造方法を提
供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、段差部を有する半導体基板の表面に第１のシ
リコン酸化膜を形成する工程と、この第１のシリコン酸
化膜上にシリコン窒化膜を形成する工程と、このシリコ
ン窒化膜上に第２のシリコン酸化膜を形成する工程と、
段差部を含んでシリコン窒化膜を残したくない領域の第
２のシリコン酸化膜をエッチング除去する工程と、残さ
れた第２のシリコン酸化膜をマスクにしてシリコン窒化
膜を等方性エッチングする工程と、第２のシリコン酸化
膜を除去する工程と、シリコン窒化膜を異方性エッチン
グにより所望のパターンに形成する工程とを含んでい
る。ここで、シリコン窒化膜の等方性エッチングはシリ
コン酸化膜とのエッチング選択比が１０以上であること
が好ましい。また、本発明は、半導体基板の表面に形成
される厚いシリコン酸化膜からなる素子分離用の酸化膜
の縁部で構成される段差部にシリコン窒化膜を残さない
場合に有効である。
造方法は、段差部を有する半導体基板の表面に第１のシ
リコン酸化膜を形成する工程と、この第１のシリコン酸
化膜上にシリコン窒化膜を形成する工程と、このシリコ
ン窒化膜上に第２のシリコン酸化膜を形成する工程と、
段差部を含んでシリコン窒化膜を残したくない領域の第
２のシリコン酸化膜をエッチング除去する工程と、残さ
れた第２のシリコン酸化膜をマスクにしてシリコン窒化
膜を等方性エッチングする工程と、第２のシリコン酸化
膜を除去する工程と、シリコン窒化膜を異方性エッチン
グにより所望のパターンに形成する工程とを含んでい
る。ここで、シリコン窒化膜の等方性エッチングはシリ
コン酸化膜とのエッチング選択比が１０以上であること
が好ましい。また、本発明は、半導体基板の表面に形成
される厚いシリコン酸化膜からなる素子分離用の酸化膜
の縁部で構成される段差部にシリコン窒化膜を残さない
場合に有効である。
【０００７】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の基本技術を示す
ための図であり、素子領域に選択的にシリコン窒化膜を
形成する方法を工程順に示す断面図である。先ず、図１
（ａ）のように、シリコン基板１の表面に素子分離用シ
リコン酸化膜２を形成した後、素子形成領域に５０ｎｍ
以下の厚さのシリコン酸化膜からなるゲート酸化膜３を
熱酸化法またはＣＶＤ法により形成する。また、その上
に４００〜５００ｎｍの厚さのシリコン窒化膜４をＣＶ
Ｄ法により形成し、さらにその上に１０〜２０ｎｍの厚
さのシリコン酸化膜５をＣＶＤ法により形成する。
面を参照して説明する。図１は本発明の基本技術を示す
ための図であり、素子領域に選択的にシリコン窒化膜を
形成する方法を工程順に示す断面図である。先ず、図１
（ａ）のように、シリコン基板１の表面に素子分離用シ
リコン酸化膜２を形成した後、素子形成領域に５０ｎｍ
以下の厚さのシリコン酸化膜からなるゲート酸化膜３を
熱酸化法またはＣＶＤ法により形成する。また、その上
に４００〜５００ｎｍの厚さのシリコン窒化膜４をＣＶ
Ｄ法により形成し、さらにその上に１０〜２０ｎｍの厚
さのシリコン酸化膜５をＣＶＤ法により形成する。
【０００８】次いで、図１（ｂ）のように、前記素子分
離用酸化膜２とゲート酸化膜３との境界部に生じている
段差部を含む領域の前記シリコン酸化膜５をフォトレジ
スト６をマスクにして等方性エッチングにより除去す
る。しかる上で、図１（ｃ）のように、このエッチング
除去されたシリコン酸化膜５をマスクにしてシリコン窒
化膜４を等方性エッチングする。このとき、エッチング
材にはリン酸を利用する。この等方性エッチングによ
り、前記段差部のシリコン窒化膜４は完全にエッチング
除去される。
離用酸化膜２とゲート酸化膜３との境界部に生じている
段差部を含む領域の前記シリコン酸化膜５をフォトレジ
スト６をマスクにして等方性エッチングにより除去す
る。しかる上で、図１（ｃ）のように、このエッチング
除去されたシリコン酸化膜５をマスクにしてシリコン窒
化膜４を等方性エッチングする。このとき、エッチング
材にはリン酸を利用する。この等方性エッチングによ
り、前記段差部のシリコン窒化膜４は完全にエッチング
除去される。
【０００９】次いで、図１（ｄ）のように、シリコン酸
化膜５を除去した後、シリコン窒化膜を残したい領域に
フォトレジスト７を選択的に形成し、このフォトレジス
ト７をマスクにしてシリコン窒化膜４を異方性ドライエ
ッチングによりエッチングし、シリコン窒化膜４のパタ
ーンを形成する。このとき、シリコン窒化膜の異方性ド
ライエッチングには、シリコン酸化膜に対して少なくと
も選択比が１以上で、シリコンに対して選択比が少なく
とも４以上のエッチング条件に設定すれば、シリコン基
板１の表面を殆どエッチングすることなくシリコン窒化
膜４とゲート酸化膜３とを所望のパターンにエッチング
することができる。
化膜５を除去した後、シリコン窒化膜を残したい領域に
フォトレジスト７を選択的に形成し、このフォトレジス
ト７をマスクにしてシリコン窒化膜４を異方性ドライエ
ッチングによりエッチングし、シリコン窒化膜４のパタ
ーンを形成する。このとき、シリコン窒化膜の異方性ド
ライエッチングには、シリコン酸化膜に対して少なくと
も選択比が１以上で、シリコンに対して選択比が少なく
とも４以上のエッチング条件に設定すれば、シリコン基
板１の表面を殆どエッチングすることなくシリコン窒化
膜４とゲート酸化膜３とを所望のパターンにエッチング
することができる。
【００１０】したがって、この方法によれば、シリコン
基板１上の段差部のシリコン窒化膜４を前工程で等方性
エッチングにより除去するため、段差部にシリコン窒化
膜４の一部が残存されてこれが異物とされることはな
い。また、この等方性エッチングに際しては、エッチン
グ材であるリン酸に対してエッチング選択性のあるシリ
コン酸化膜をマスクとして利用しているため、マスクと
して有効に機能させることができる。この結果、シリコ
ン窒化膜をオーバエッチングする必要もなく、パターン
の細りやテーパ断面形状が生じることもない。
基板１上の段差部のシリコン窒化膜４を前工程で等方性
エッチングにより除去するため、段差部にシリコン窒化
膜４の一部が残存されてこれが異物とされることはな
い。また、この等方性エッチングに際しては、エッチン
グ材であるリン酸に対してエッチング選択性のあるシリ
コン酸化膜をマスクとして利用しているため、マスクと
して有効に機能させることができる。この結果、シリコ
ン窒化膜をオーバエッチングする必要もなく、パターン
の細りやテーパ断面形状が生じることもない。
【００１１】図２ないし図５は本発明を不揮発性半導体
記憶装置の製造方法に適用した実施形態を工程順に示す
断面図である。先ず、図２（ａ）のように、シリコン基
板１１に素子分離用のシリコン酸化膜１２を厚く形成
し、メモリセル領域及び周辺領域を含む素子領域に５０
ｎｍ以下の厚さのシリコン酸化膜からなるゲート酸化膜
１３を熱酸化法またはＣＶＤ法により形成する。次い
で、全面にポリシリコン１４をＣＶＤ法により形成し、
ｎ型不純物を導入する。
記憶装置の製造方法に適用した実施形態を工程順に示す
断面図である。先ず、図２（ａ）のように、シリコン基
板１１に素子分離用のシリコン酸化膜１２を厚く形成
し、メモリセル領域及び周辺領域を含む素子領域に５０
ｎｍ以下の厚さのシリコン酸化膜からなるゲート酸化膜
１３を熱酸化法またはＣＶＤ法により形成する。次い
で、全面にポリシリコン１４をＣＶＤ法により形成し、
ｎ型不純物を導入する。
【００１２】次に、図２（ｂ）のように、フォトリソグ
ラフィ技術によりメモリセル領域の前記ポリシリコン１
４をパターニングし、フローティングゲートＦＧを形成
する。このとき、周辺領域は基板保護のためポリシリコ
ン１４を残したままにする。なお、同図は図２（ａ）の
ＡＡ線断面図である。次いで、図２（ｃ）のように、全
面に５〜５０ｎｍのシリコン酸化膜１５を熱酸化法また
はＣＶＤ法により形成し、かつその上に１０〜３０ｎｍ
のポリシリコン１６をＣＶＤ法により形成し、ｎ型不純
物を導入する。そして、その表面に５０〜３００ｎｍの
シリコン酸化膜１７を熱酸化法またはＣＶＤ法により形
成する。
ラフィ技術によりメモリセル領域の前記ポリシリコン１
４をパターニングし、フローティングゲートＦＧを形成
する。このとき、周辺領域は基板保護のためポリシリコ
ン１４を残したままにする。なお、同図は図２（ａ）の
ＡＡ線断面図である。次いで、図２（ｃ）のように、全
面に５〜５０ｎｍのシリコン酸化膜１５を熱酸化法また
はＣＶＤ法により形成し、かつその上に１０〜３０ｎｍ
のポリシリコン１６をＣＶＤ法により形成し、ｎ型不純
物を導入する。そして、その表面に５０〜３００ｎｍの
シリコン酸化膜１７を熱酸化法またはＣＶＤ法により形
成する。
【００１３】そして、図３（ａ）のように、フォトレジ
スト３０を用いてメモリセル領域の前記シリコン酸化膜
１７とポリシリコン１６をエッチングしコントロールゲ
ートＣＧを形成する。次に、図３（ｂ）のように、全面
に５〜５０ｎｍのシリコン酸化膜１８を熱酸化法または
ＣＶＤ法により形成し、次いでコントロールゲート間隔
の１／２以下の膜厚のシリコン窒化膜１９をＣＶＤ法に
より形成し、さらに表面に１０ｎｍ以上のシリコン酸化
膜２０をＣＶＤ法により形成する。次いで、図３（ｃ）
のように、メモリセル領域をフォトレジスト３１で覆
い、周辺回路領域のシリコン酸化膜２０、シリコン窒化
膜１９をそれぞれ等方性エッチングにより除去する。こ
のとき、シリコン窒化膜１９の等方性エッチングは、シ
リコン酸化膜２０との選択比が１０以上のエッチング条
件とする。
スト３０を用いてメモリセル領域の前記シリコン酸化膜
１７とポリシリコン１６をエッチングしコントロールゲ
ートＣＧを形成する。次に、図３（ｂ）のように、全面
に５〜５０ｎｍのシリコン酸化膜１８を熱酸化法または
ＣＶＤ法により形成し、次いでコントロールゲート間隔
の１／２以下の膜厚のシリコン窒化膜１９をＣＶＤ法に
より形成し、さらに表面に１０ｎｍ以上のシリコン酸化
膜２０をＣＶＤ法により形成する。次いで、図３（ｃ）
のように、メモリセル領域をフォトレジスト３１で覆
い、周辺回路領域のシリコン酸化膜２０、シリコン窒化
膜１９をそれぞれ等方性エッチングにより除去する。こ
のとき、シリコン窒化膜１９の等方性エッチングは、シ
リコン酸化膜２０との選択比が１０以上のエッチング条
件とする。
【００１４】次いで、図４（ａ）のように、シリコン酸
化膜２０を等方性エッチングにより除去し、続いて図４
（ｂ）のように、異方性エッチングによりメモリセル領
域のシリコン窒化膜１９をエッチングバックして、メモ
リセル領域にシリコン窒化膜１９のサイドウォール１９
Ａを形成する。このとき、ポリシリコンとの選択比が５
以上の異方性エッチングを用いる。または、エッチング
バック前に熱酸化法により表面に２０ｎｍ以下のシリコ
ン酸化膜を形成した後、シリコン酸化膜に対して選択比
が５以上の異方性エッチングを用いてシリコン窒化膜を
エッチングバックして前記したシリコン窒化膜のサイド
ウォールを形成してもよい。
化膜２０を等方性エッチングにより除去し、続いて図４
（ｂ）のように、異方性エッチングによりメモリセル領
域のシリコン窒化膜１９をエッチングバックして、メモ
リセル領域にシリコン窒化膜１９のサイドウォール１９
Ａを形成する。このとき、ポリシリコンとの選択比が５
以上の異方性エッチングを用いる。または、エッチング
バック前に熱酸化法により表面に２０ｎｍ以下のシリコ
ン酸化膜を形成した後、シリコン酸化膜に対して選択比
が５以上の異方性エッチングを用いてシリコン窒化膜を
エッチングバックして前記したシリコン窒化膜のサイド
ウォールを形成してもよい。
【００１５】次に、図５（ａ）のように、コントロール
ゲートＣＧの上のシリコン酸化膜１７とシリコン窒化膜
のサイドウォール１９Ａをマスクにしてポリシリコン１
４をエッチング除去して前記フローティングゲートＦＧ
を分離する。このとき、周辺領域のポリシリコン１４も
同時にエッチング除去する。次いで、図５（ｂ）のよう
に、熱酸化法またはＣＶＤ法によりイレーズゲート（消
去ゲート）酸化膜２１と周辺領域のゲート酸化膜２２を
同時に形成し、さらにポリシリコンを堆積してｎ型不純
物を導入した後、これをフォトリソグラフィ法によりパ
ターン形成することで、イレーズゲートＥＧと周辺ゲー
ト２３を同時に形成する。これにより、不揮発性メモリ
セルが形成される。
ゲートＣＧの上のシリコン酸化膜１７とシリコン窒化膜
のサイドウォール１９Ａをマスクにしてポリシリコン１
４をエッチング除去して前記フローティングゲートＦＧ
を分離する。このとき、周辺領域のポリシリコン１４も
同時にエッチング除去する。次いで、図５（ｂ）のよう
に、熱酸化法またはＣＶＤ法によりイレーズゲート（消
去ゲート）酸化膜２１と周辺領域のゲート酸化膜２２を
同時に形成し、さらにポリシリコンを堆積してｎ型不純
物を導入した後、これをフォトリソグラフィ法によりパ
ターン形成することで、イレーズゲートＥＧと周辺ゲー
ト２３を同時に形成する。これにより、不揮発性メモリ
セルが形成される。
【００１６】したがって、このような工程で形成された
不揮発性メモリセルは、周辺の段差部にシリコン窒化膜
を残すことなくコントロールゲートとイレーズゲート間
の絶縁膜をシリコン窒化膜を用いて耐圧を維持したまま
薄膜が形成でき、微細化に有利となる。
不揮発性メモリセルは、周辺の段差部にシリコン窒化膜
を残すことなくコントロールゲートとイレーズゲート間
の絶縁膜をシリコン窒化膜を用いて耐圧を維持したまま
薄膜が形成でき、微細化に有利となる。
【００１７】なお、この実施形態では、本発明を不揮発
性メモリセルの製造に適用した例であるが、半導体基板
の表面に段差部が生じており、かつシリコン窒化膜を用
いる半導体装置であれば本発明を同様に適用することが
できる。
性メモリセルの製造に適用した例であるが、半導体基板
の表面に段差部が生じており、かつシリコン窒化膜を用
いる半導体装置であれば本発明を同様に適用することが
できる。
【００１８】
【発明の効果】以上説明したように本発明は、第１のシ
リコン酸化膜、シリコン窒化膜、第２のシリコン酸化膜
を順次形成した上で、シリコン窒化膜を残したくない領
域の第２のシリコン酸化膜を除去し、かつ残された第２
のシリコン酸化膜をマスクにしてシリコン窒化膜を等方
性エッチングし、しかる上で第２のシリコン酸化膜を除
去してシリコン窒化膜を異方性エッチングにより所望の
パターンに形成しているので、マクスの劣化が生じるこ
となくシリコン窒化膜を等方性エッチングでき、かつエ
ッチング時間を必要以上に長くする必要がない。これに
より、所望の領域にシリコン窒化膜を残し、不要な領域
のシリコン窒化膜を確実に除去することができ、シリコ
ン窒化膜残りが異物として半導体装置の歩留りを低下さ
せることがなく、しかも絶縁特性や耐酸化性に優れたシ
リコン窒化膜を所望の領域にのみ形成して半導体装置の
特性を向上することができる。
リコン酸化膜、シリコン窒化膜、第２のシリコン酸化膜
を順次形成した上で、シリコン窒化膜を残したくない領
域の第２のシリコン酸化膜を除去し、かつ残された第２
のシリコン酸化膜をマスクにしてシリコン窒化膜を等方
性エッチングし、しかる上で第２のシリコン酸化膜を除
去してシリコン窒化膜を異方性エッチングにより所望の
パターンに形成しているので、マクスの劣化が生じるこ
となくシリコン窒化膜を等方性エッチングでき、かつエ
ッチング時間を必要以上に長くする必要がない。これに
より、所望の領域にシリコン窒化膜を残し、不要な領域
のシリコン窒化膜を確実に除去することができ、シリコ
ン窒化膜残りが異物として半導体装置の歩留りを低下さ
せることがなく、しかも絶縁特性や耐酸化性に優れたシ
リコン窒化膜を所望の領域にのみ形成して半導体装置の
特性を向上することができる。
【図１】本発明の第１の実施形態を製造工程順に示す断
面図である。
面図である。
【図２】本発明の第２の実施形態を製造工程順に示す断
面図のその１である。
面図のその１である。
【図３】本発明の第２の実施形態を製造工程順に示す断
面図のその２である。
面図のその２である。
【図４】本発明の第２の実施形態を製造工程順に示す断
面図のその３である。
面図のその３である。
【図５】本発明の第２の実施形態を製造工程順に示す断
面図のその１である。
面図のその１である。
【図６】従来の製造方法を工程順に示す断面図である。
【図７】従来の問題点を説明するための断面図である。
１ シリコン基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ シリコン窒化膜 ５ シリコン酸化膜 ６，７ フォトレジスト １１ シリコン基板 １２ 素子分離酸化膜 １３ ゲート酸化膜 １４ ポリシリコン １５ シリコン酸化膜 １６ ポリシリコン １７ シリコン酸化膜 １８ シリコン酸化膜 １９ シリコン窒化膜 ２０ シリコン酸化膜 ２１ イレーズゲート酸化膜 ２２ ゲート酸化膜 ２３ ゲート電極 ＦＧ フローティングゲート ＣＧ コントロールゲート ＥＧ イレーズゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】 段差部を有する半導体基板の表面に第１
のシリコン酸化膜を形成する工程と、この第１のシリコ
ン酸化膜上にシリコン窒化膜を形成する工程と、このシ
リコン窒化膜上に第２のシリコン酸化膜を形成する工程
と、前記段差部を含むシリコン窒化膜を残したくない領
域の前記第２のシリコン酸化膜をエッチング除去する工
程と、残された第２のシリコン酸化膜をマスクにして前
記シリコン窒化膜を等方性エッチングする工程と、前記
第２のシリコン酸化膜を除去する工程と、前記シリコン
窒化膜を異方性エッチングにより所望のパターンに形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 シリコン窒化膜の等方性エッチングはシ
リコン酸化膜とのエッチング選択比が１０以上である請
求項１の半導体装置の製造方法。 - 【請求項３】 段差部が半導体基板の表面に形成される
厚いシリコン酸化膜からなる素子分離用の酸化膜の縁部
である請求項１または２の半導体装置の製造方法。 - 【請求項４】 半導体基板の表面にゲート酸化膜を形成
する工程と、このゲート酸化膜上に第１のポリシリコン
を形成し、これを所要のパターンに形成する工程と、メ
モリセル領域の前記第１のポリシリコン上にシリコン酸
化膜、第２のポリシリコン、シリコン酸化膜を形成し、
これらをパターン形成して第２のポリシリコンでコント
ロールゲートを形成する工程と、全面に第１のシリコン
酸化膜、シリコン窒化膜、第２のシリコン酸化膜を順次
形成する工程と、前記メモリセル領域を除く半導体基板
の表面段差部を含む領域の前記第２のシリコン酸化膜を
除去する工程と、前記残された第２のシリコン酸化膜を
マスクにして前記シリコン窒化膜を等方性エッチングに
より除去する工程と、前記第２のシリコン酸化膜を除去
する工程と、前記シリコン窒化膜を異方性エッチングし
て前記コントロールゲートの側面にのみサイドウォール
として残す工程と、このシリコン窒化膜のサイドウォー
ルをマスクにして前記第１のポリシリコンを再度エッチ
ング形成してフローティングゲートを形成する工程と、
このフローティングゲートの側面にイレーズゲート酸化
膜を形成する工程と、全面に第３のポリシリコンを形成
し、これをパターン形成して前記シリコン窒化膜のサイ
ドウォールとイレーズゲート酸化膜を介して前記各ゲー
トに対向されるイレーズゲートを形成する工程を含んで
不揮発性メモリセルを形成する半導体装置の製造方法。 - 【請求項５】 第１のポリシリコンに対して最初のエッ
チング時に、その一部を周辺領域に残しておき、再度の
エッチングにより第１のポリシリコンで周辺領域のトラ
ンジスタのゲートを形成する工程を含む請求項４の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312384A JP2738369B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312384A JP2738369B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153558A JPH09153558A (ja) | 1997-06-10 |
| JP2738369B2 true JP2738369B2 (ja) | 1998-04-08 |
Family
ID=18028611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7312384A Expired - Fee Related JP2738369B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2738369B2 (ja) |
-
1995
- 1995-11-30 JP JP7312384A patent/JP2738369B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09153558A (ja) | 1997-06-10 |
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