JP2711303B2 - メモリのメモリセルをプログラムする方法と、この方法を実施するための回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、メモリのメモリセルをプログラムする方法
と、この方法を実施するための回路に関するものであ
る。さらに詳細には、本発明は、メモリセルがフローテ
ィングゲートを備えており、プログラムが電界の効果を
利用してなされるメモリに関する。本発明が対象とする
メモリは特にEEPROMタイプのメモリである。メモリセル
をプログラムするのにこれらメモリセルの記憶要素とし
て機能するフローティングゲートトランジスタの導電チ
ャネルを飽和させる必要のあるEPROMではない。特殊な
ケースでは、本発明のプログラム方法が特に「ページモ
ード」で利用される。このモードでは、メモリアレイの
同一のワード線に接続された複数のメモリセルが同時に
プログラムされる。さらに、本発明は、高電圧が使用さ
れるプログラム操作に特に適している。

従来の技術 従来は、EEPROMタイプのメモリセルのフローティング
ゲートトランジスタにプログラムするためには、このト
ランジスタのドレイン領域とソース領域に、このトラン
ジスタのフローティングゲートの上に重ねられている制
御ゲートの電位よりも高い電位を印加していた。フロー
ティングゲートは、このようにしてプログラムを行う目
的で、プログラム開始用突起部を備えている。この突起
部があると、上記の電位差によって誘起され電界の値を
この突起部の位置で局所的に増大させることができる。
このプログラム電界の効果を受けて、粒子、すなわち電
子はフローティングゲートを離れる。のちにパワーを印
加して制御することによりこのメモリセルのトランジス
タを普通に動作させると、このトランジスタは、電子の
移動によってプログラムされたかどうかに応じてオンの
ままとどまったりオフになったりする。従って、トラン
ジスタにプログラムするためには、このトランジスタの
１つの領域（この領域はプログラム開始用突起部の近く
である必要がある）に高電圧V_ppを印加しなくてはなら
ない。このプログラム状態は、高電圧V_ppを制御ゲート
に印加し、低電圧を１つの領域（ドレイン領域）に印加
することによって消される。

実際には、EEPROMタイプの集積回路への供給電圧が約
５ボルトだと高電圧V_ppは約20ボルトである。このよう
なEEPROMタイプの回路は、特に集積回路を用いたメモリ
付カードに使用される場合には、一般に、高電圧V_ppを
発生させる電圧発生器を内部に備えている。この電圧発
生器は、例えばシェンケル（SHENKEL）タイプの逓倍器
を備えているが、高電圧では数マイクロアンペアを越え
る大きさの静的電流消費に耐えることはできない。プロ
グラム操作が可能となるようにするためには、電圧発生
器が高電圧を供給するすべての地点で電荷ポンプを用い
てこの電圧発生器を補佐するのが一般的である。第１図
からわかるように、電荷ポンプは、１つの端子が電圧V
_pp発生器に接続されるとともに、別の端子がノードＡで
コンデンサＣに接続されたトランジスタT1を主構成要素
として備えている。（閾値電圧VT＝０である）真性トラ
ンジスタT2は、１つの端子がノードＡに接続されるとと
もに、別の端子がノードＢを介してトランジスタT1の制
御ゲートに接続されている。コンデンサＣの他方の端子
には、速い周期でV_CCと０の間を変化するパルス信号φ
が印加される。この信号は、例えば5MHzのクロック信号
である。トランジスタT2の制御ゲートはノードＡに接続
されている。制御ゲートが電位V_CCに接続された第３の
トランジスタT3は信号SBLを受ける。この信号は、その
状態に応じてメモリセルをプログラムするかしないかを
指定する。トランジスタT3はノードＢにも接続されてい
る。ノードＢはさらに、プログラムするメモリセルのフ
ローティングゲートトランジスタのソース領域に達する
ビット線LBに接続されている。

例えばあるビット線に接続されたどのメモリセルにも
プログラムしてはならないためにこのビット線を選択す
ることが禁止されている場合には、信号SBLはゼロであ
る。信号SBLがゼロだとトランジスタT3は短絡し、ノー
ドＢと上記のビット線はゼロ電位になり、コンデンサＣ
とトランジスタT2で構成された電荷ポンプが出力する電
荷が無駄になる。しかしトランジスタT1はオフである。
これとは逆に、上記のビット線が選択される場合には、
信号SBLがV_CCに等しいと、このビット線で利用すること
のできる電位がV_ppに上昇することがわかる。さらに詳
細には、この電位はV_pp＋V_T（V_TはトランジスタT1の閾
値電圧）になる。例えば、パルス信号PH1がゼロの場合
には、ノードＡは電位がほぼV_CCに等しい。この状態で
は、トランジスタT2が真性トランジスタであるため、ノ
ードＢも電位がほぼV_CCに等しくなる。この結果、トラ
ンジスタT3がオフになる。信号PHIがV_CCに上昇すると、
コンデンサＣは電圧ステップを伝達し、ノードＡの電位
が例えば２ボルト上昇する。この場合、トランジスタT2
がオンになってノードＢの電位がノードＡの電位に追従
する。信号PHIがゼロに戻るとノードＡの電位が低下
し、その結果としてトランジスタT2がオフになり、トラ
ンジスタT1はオンになる。ノードＢの電位は到達したば
かりの電位にとどまっている。ノードＡの電位は低下し
た状態であったが、トランジスタT1がオンになるとこの
ノードＡの電位は必然的に上昇する。ノードＡの電位
は、実質的に、ノードＢの電位からトランジスタT1内の
ゲート−ソース間の電圧降下を差し引いた値まで上昇す
る。例えば、このようにしてノードＡは１ボルト得をし
て、以前の状態から６ボルトの状態になることがわか
る。同様にして、ノードＡの電位とノードＢの電位はパ
ルスPHIのレートに合わせてV_pp（＋V_T）に上昇する。実
際には、ノードＢの電位がV_pp＋V_Tに達すると、立ち上
がりパルスPHIごとに充電されるノードＡは、トランジ
スタT1を介して電源V_ppに放電される。ノードＢの電位
が十分なレベルに達すると、メモリセルのフローティン
グゲートトランジスタがプログラムされる。

電荷ポンプが存在していることに起因する問題点は、
メモリがページモードでプログラムされるとき、すなわ
ち同一のワード線に接続された全ビット、つまり異なる
ビット線に接続された全ビットにプログラムされるとき
に特に顕著に現れる。ページモードでのプログラムはそ
れ自体重要である。というのは、このモードだとメモリ
アレイの複数のメモリセルに同時にアクセスすることが
できるからである。実際、１ビットのプログラム時間を
短縮するためには、メモリセルがビット線とワード線の
交点に分布しているのであれば、メモリセルを１つずつ
プログラムする代わりに、まずビット線のグループを選
択し、次に１つのワード線を選択して、これらビット線
とこのワード線とに接続された全メモリセルを同時にプ
ログラムすることが好ましい。次には、ワード線を変え
るだけで、上記のビット線のグループとこの新しいワー
ド線とに接続された別のメモリセル群にアクセスするこ
とができる。

発明が解決しようとする課題 ページモードでのプログラムでは、原則としてメモリ
アレイの各ビット線に電荷ポンプを１つずつ割り当てる
必要がある。というのは、ある１つのビット線のメモリ
セルをプログラムする必要があるときには、関係するビ
ット線を選択してそのトランジスタT3をオフにするから
である。これとは逆に、プログラムしてはならないメモ
リセルは、これに対応して、選択してはならないビット
線上に配置されている。すなわち、トランジスタT3はオ
ンである必要がある。全ビット線を同一の電荷ポンプに
接続したならば、この電荷ポンプが選択されなかったビ
ット線のオンになったトランジスタに電荷を供給するた
め、どのビット線も電位がV_ppに上昇することはない。
電荷ポンプが複雑であること、特に電荷ポンプのサイズ
が大きいこと、すなわちメモリ内で電荷ポンプが占有す
る空間が大きいことは、EEPROMタイプの回路の集積度を
大きくしようとする際のマイナスの要因である。

本発明は、電荷ポンプを少なくともかなりの程度まで
除去することによって上記の問題点を解決するととも
に、好ましくはページモードでのプログラム操作を実行
できるようにすることを目的とする。

課題を解決するための手段 本発明では、EEPROMタイプのメモリのメモリセルのプ
ログラムは電界効果を利用して実行されるために、電位
V_ppによる電流消費なしにプログラムされることを利用
する。本発明の方法では、プログラムの前に、ビット線
の選択を無効にし、この無効化過程の間に全ビット線を
高電位にプリチャージする。次に、無効化を解除してビ
ット線を選択する。当然、選択されなかったビット線の
電位は、オンとなっているトランジスタT3のために低下
する。選択されたビット線の電位は低下しない。という
のは、プリチャージ操作が終了すると、全部の線が、電
位低下する可能性がある対応する電源V_ppとはデカップ
ルされるからである。最後に、プログラムするために
は、プログラムするメモリセルのフローティングゲート
トランジスタの制御ゲートにゼロ電位を印加する。この
場合、ゼロ電位を印加されたこれらのトランジスタだけ
がプログラムされる。これらのトランジスタはプリチャ
ージ中にはプログラムされないことに注意されたい。と
いうのは、このプリチャージ期間にはメモリセルに対す
るアクセス用のトランジスタがオフになっているからで
ある。これらトランジスタは、制御ゲートに供給される
命令によってオフになる。好ましい別の態様では、プロ
グラムるメモリセルのトランジスタの制御ゲートを１つ
ずつ選択する代わりに同時にすべての制御ゲートを選択
し、次に、同一のワード線に接続されたトランジスタの
全制御ゲートに同時に低電位を印加する。このようにす
ると、メモリがページモードでプログラムされる。

そこで、本発明により、メモリ内にあり、電界の効果
を利用してプログラムすること可能なフローティングゲ
ートトランジスタを含むメモリセルをプログラムするた
めに、 − プログラムするメモリセルを選択し、次に、 − プログラム電圧を印加することによって、選択され
た該メモリセルをプログラムする方法において、 − メモリセルの選択を無効にし、 − 所定のプログラム電圧を印加してこれらメモリセル
をプリチャージし、次に、 − 無効化を停止させ、 − 別のプログラム電圧を印加してこれらメモリセルを
プログラムすることを特徴とする方法が提供される。

さらに、本発明によれば、メモリのメモリセルのフロ
ーティングゲートトランジスタにプログラムするため
に、該トランジスタの各端子に異なるプログラム電圧を
印加する手段を備える回路であって、この回路が、これ
らプログラム電圧のうちの少なくとも１つを上記端子の
１つにプリチャージする回路を備えることを特徴とする
回路が提供される。

本発明は、添付の図面を参照した以下の説明によって
さらによく理解できよう。なお、図面は単に例として示
しただけであって、本発明の範囲が図面に記載の実施例
に限定されることはない。

実施例 第２図は、本発明の方法を実施するための回路を示す
図である。メモリ１は、フローティングゲートトランジ
スタ３を記憶素子として有するメモリセル２を備えてい
る。このフローティングゲートトランジスタ３は、プロ
グラム開始用突起部５が設けられたフローティングゲー
ト４と、このフローティングゲート４の上に重ねられた
制御ゲート６と、ドレイン７と、ソース８とを備えてい
る。各メモリセルのフローティングゲートトランジスタ
は、ドレイン７を介してアクセス用トランジスタ９のソ
ースに直列に接続されている。このアクセス用トランジ
スタ９は、ドレイン10がビット線11に接続され、制御ゲ
ート12がワード線13に接続されている。フローティング
ゲートトランジスタ３のソースはいわゆるグラウンド接
続線14に接続されている。フローティングゲートトラン
ジスタ３のの制御ゲート６は、駆動用トランジスタ16に
直列に接続されたモニタ用トランジスタ15を通って伝達
される信号V_senseによって制御される。このモニタ用ト
ランジスタ15は、メモリセルのフローティングゲートト
ランジスタにアクセスするための複数のトランジスタ９
の制御ゲート12に共通に接続されている制御ゲートに、
ワード線を通じて送られるワード線選択信号WLiを受信
する。例えば、ワード線13に対しては信号WL0である。
駆動用トランジスタ16は駆動制御信号Cjを受信する。信
号CjとWLiが高電位である例えばV_ppにされると、電位V
_senseが、同一のワード線選択・駆動命令信号によって
制御されるメモリセルのフローティングゲートトランジ
スタの全制御ゲートに印加される。

本発明では、プログラム前に、無効化信号CHEPRを用
いて例えばプログラムされるメモリセルに達するビット
線11の選択を無効にすることが重要である。この目的
で、各ビット線をスイッチに直列に接続する。実際に
は、このスイッチは例えばトランジスタ17であり、その
制御ゲート18に信号CHEPRを受信する。この無効化操作
は、どのワード線も選択しないことにより終了する。す
なわち、ゼロ電位を、プリチャージするビット線に関係
する全ワード線にワード線選択信号WLiおよび／または
駆動制御信号Cjとして印加する。この結果、フローティ
ングゲートトランジスタ３の全制御ゲート６に印加され
る電位が浮いた状態になる。従って、これらフローティ
ングゲートトランジスタは遮断状態となり、この無効化
期間にはプログラムされない。

無効化が実行されている間に、プログラムされるメモ
リセルに達するビット線をプリチャージする。このプリ
チャージ操作は、スイッチ19を始めとする一連のスイッ
チを用いて例えば公知のタイプの電圧発生器から供給さ
れる大きなプログラム電圧V_ppを印加することによって
実行される。この電圧発生器は、供給する電流が小さな
ものにするとよい。実際にはスイッチ19はトランジスタ
であり、その制御ゲート20にプリチャージ信号PRECHを
受信する。このプリチャージ信号により、プログラム電
圧V_ppがビット線に印加される。

第３図において、タイミングチャート“a"〜“g"は、
それぞれ、プリチャージ信号PRECH、その補信号CHERP、
信号V_sense、信号WLi、信号LBi、信号AG、信号Cjを表
す。プリチャージ操作中にはプリチャージ信号がハイレ
ベル、すなわちV_ppであって、トランジスタ19を始めと
するトランジスタが、これらトランジスタに接続された
ビット線がプログラム電圧V_ppに達するまで導通状態に
されることがわかる。このプリチャージ操作中は、ビッ
ト線を無効化する信号（CHEPR）とメモリセル選択信号
（WLi）はゼロである。トランジスタ17を始めとするト
ランジスタは従ってオフ状態となり、ビット線が放電さ
れることはない。さらに、このプリチャージ操作中は、
信号WLiが、安全のため、信号V_senseと同様にすべてゼ
ロになっていることがわかる。信号Cj（第３図ｇ）はゼ
ロにならずトランジスタ16は導通状態であるが、このト
ランジスタ16に直列に接続されたトランジスタ15がオフ
にされているためにこのことは重要ではない。従って、
フローティングゲートトランジスタ３の制御ゲート６も
やはり浮いた状態になる。理由は後述するが、グラウン
ド接続線14に印加される信号AGはこのプリチャージ操作
中に中間電位（例えばV_pp/2）にされ、プログラムが終
了するまでこの電位に維持される。このビット線選択無
効化操作およびプリチャージ操作無効化の結果、アクテ
ィブにされたトランジスタ17、19を含むプリチャージ回
路21に関係する全ビット線が電位V_ppにされる。

プログラム操作中（第３図）は、プログラムされるメ
モリセル３の制御ゲートにゼロ電位が印加される。この
ゼロ電位は、プログラム段階を通じてゼロである信号V
_senseとして与えられ、駆動用トランジスタ16とモニタ
用トランジスタ15を通じて伝達される。このプログラム
操作中は、選択されたワード線のこれらトランジスタの
制御ゲートにそれぞれ印加される信号Cjと信号WLiは高
電位にされる。従って、これらトランジスタ16と15はオ
ンになり、ゼロである電位V_senseがメモリセルのフロー
ティングゲートトランジスタ３の制御ゲート６に印加さ
れる。信号WLiと信号Cjを電位V_ppにする（あるいは、少
なくとも一方が既に電位V_ppにされている場合には他方
を電位V_ppにする）のと同時に、プリチャージ信号PRECH
と、それと相補的な関係にある信号である無効化信号CH
EPRとを反映させる。プリチャージ信号を停止させると
電圧V_ppが印加されている例えばトランジスタ19がオフ
になる。すると電源V_ppはビット線から切り離される。
これとは逆に、信号CHEPRを正にアクティブにすること
によりトランジスタ17を始めとするトランジスタをオン
にすると、ビット線11を始めとするビット線がレジスタ
23の対応する出力に接続される。このレジスタ23は、ワ
ード線の１つに対応するメモリセルに与える必要のある
プログラム状態LBiを記憶している。一方、例えば、メ
モリセルのフローティングゲートトランジスタ３にプロ
グラムするためにワード線13を選択した場合には、ワー
ド線34を始めとする他のワード線はインアクティブにさ
れ、該ワード線を伝わる信号WLiはゼロにとどまる。

２つの場合が考えられる。すなわち、レジスタ23のビ
ット線に対応する出力が正レベルである場合、あるいは
この出力がゼロ電位である場合である。この出力がゼロ
電位である場合には、ビット線はレジスタ23に向けて放
電され、このビット線とワード線13の交点に位置するメ
モリセル３が所定の状態（例えば、選択する論理、すな
わち正論理を選択するか負論理を選択するかに応じてゼ
ロ状態）にプログラムされる。これとは逆に、出力、例
えば出力22が正電位であると、ビット線11はレジスタ23
に向けて放電することは不可能になりハイレベルにとど
まる。アクセス用トランジスタ９を制御ゲート12にワー
ド線選択信号WL0を印加することによってアクティブに
すると、電位V_ppがフローティングゲートトランジスタ
３のドレイン７に印加される。これと同時に、中間電位
AGがこのフローティングゲートトランジスタ３のドレイ
ンに印加され、その制御ゲート６はゼロ電位にされる。
従って、プログラム開始用突起部５の位置で大きな電界
を印加する条件が揃う。電子はフローティングゲートを
離れ、正電荷がこのフローティングゲートにトラップさ
れる。第３図ｅのタイミングチャートを参照すると、こ
のビット線が選択されたかされなかったか、すなわちど
の論理状態をこのビット線にプログラムしたいかに応じ
てこのビット線に印加される電位がどうなるかがわか
る。

EEPROMタイプのメモリのメモリセルは実際には以前の
状態に無関係に１つの状態にプログラムすることはでき
ない。というのは、正確にプログラムするためには、プ
ログラムされる全メモリセルの内容を前もって消去し、
次に、特にプログラムしたいメモリセルを所望の論理状
態にプログラムする必要があるからである。消去操作の
ためには、本来のプログラムを行うためのページモード
を利用する。消去のためには、メモリセルのフローティ
ングゲートトランジスタ３の制御ゲート６に高電位を印
加する一方、このトランジスタのドレイン７とソース８
にはゼロ電位を印加する。第３図には、プリチャージ操
作前に実行される消去操作も示されている。この消去操
作の間、高電位V_senseを制御ゲート６に印加する。とい
うのは、これと同じ期間にトランジスタ15と16がその制
御ゲートにやはり電位V_ppにされた信号Cjと信号WLiをそ
れぞれ受信するからである。ゼロ電位をドレイン７に印
加するには高電圧になった信号CHEPRを無効化用トラン
ジスタ17の制御ゲート18に印加する。このトランジスタ
17はするとオンになり、ビット線をレジスタ23の（ゼロ
電位にされた）出力と短絡させる。さらに、このときに
は、グラウンド接続線14に印加される信号AGもゼロ電位
にされている。この場合、逆電界を受けた電荷はフロー
ティングゲート４に戻る。

レジスタ23は、ループを形成するように接続された２
つのインバータ25と26を含むフリップフロップ24を始め
とする複数のフリップフロップを備えていることが好ま
しい。消去操作を行うためには、ゼロ電位を前もってビ
ット線に印加する。これは、例えば信号PRECHを電位V_cc
に維持した状態で信号CHEPRと信号V_ppを同時に取り去る
ことにより実現される。あるいは、単純に、信号PRECH
をゼロ電位に固定してビット線をメモリセルを通じて放
電させる。消去操作が終了すると、プログラム信号SPを
用いて、状態を変化させたいフリップフロップを選択的
に反転させることができる。信号SPは、例えばトランジ
スタ28を始めとするトランジスタに選択的に印加する。
これらトランジスタはメモリの入力と出力の間に直列に
接続されている。トランジスタ28のゲート27には信号Cj
が印加される。フリップフロップの調整は、もちろんプ
ログラム操作前に済ませておく。

次のワード線にプログラムするためには、同様の操作
を繰り返す。すなわち、次のワード線に接続された全メ
モリセルの内容を消去し、前と同じビット線を再びプリ
チャージする。すると、これらビット線と新しいワード
線の交点に接続された新しいメモリセルがプログラムさ
れる。このような操作を続けることにより、ワード線ご
とにプログラムがなされる。本発明では、先に説明した
従来の方法と比べてプログラム時間が節約できる。同一
のワード線により制御されるワードのすべてをプログラ
ムする必要はなく、また、そのようにしないことも可能
である。例えば、32個のメモリセルを制御するワード線
が存在しており、（マイクロプロセッサで使用される）
１つの論理ワードが８ビットで構成されていると仮定す
る。これらワードのうちの１つのみをプログラムしたい
ときには、このワードに対応するとともに８個のメモリ
セルのすべてに共通する信号Cjを選択するだけでよい。
他の信号Cjはゼロのままである。従って、選択された８
つのメモリセルの内容のみが消去される。プログラムす
るためには、プログラムしないメモリセルを制御するビ
ット線に接続されたフリップフロップにゼロを入力する
だけでよい。第２図には、ワード線13の延長部分の別の
メモリブロック29も部分的に示されている。このメモリ
ブロック29は、信号C1を受けて、このワード線13と直列
な別のワードの選択を有効化する。この別のワードのメ
モセルへのアクセスは、プリチャージ回路21の出力を２
つに分割することによって実現される（この２分割化は
矢印30で表示されている）。

【図面の簡単な説明】

第１図は、従来の電荷ポンプの図である。 第２図は、本発明のプログラム方法を実施するための回
路の概略図である。 第３図ａ〜ｇは、本発明の方法において使用される信号
のタイミングチャートである。 （主な参照番号） １……メモリ、２……メモリセル、 ３……フローティングゲートトランジスタ、 ４……フローティングゲート、 ５……プログラム開始用突起部、 ６、12、18、20……制御ゲート、 ７、10……ドレイン、８……ソース、 ９……アクセス用トランジスタ、 11……ビット線、13、34……ワード線、 14……グラウンド接続線、 15……モニタ用トランジスタ、 16……駆動用トランジスタ、 17、19……スイッチ（トランジスタ）、 21……プリチャージ回路、 23……レジスタ、 24……フリップフロップ、 25、26……インバータ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−84494（ＪＰ，Ａ) 特開 昭62−501736（ＪＰ，Ａ) 特開 昭64−39694（ＪＰ，Ａ) 特開 昭64−25394（ＪＰ，Ａ) 特開 昭63−251999（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】メモリの同一のワード線に属する１以上の
   セルをプログラミングするための方法であって、各セル
   は電界効果によりプログラム可能なフローティングゲー
   トトランジスタを備え、このフローティングゲートトラ
   ンジスタは、ドレインがビット線に接続され、ゲートが
   ワード線に接続され、ソースがアース接続本体に接続さ
   れ、 プログラムされるべきセルを選択し、その後、 選択されたセルのドレイン上に高電圧を印加すると共に
   ゲート上に微小電圧を印加する 方法において、 プログラムされるべきセルの選択を無効化して、先ず全
   ビット線上に高電圧を印加し、その後、 この無効化を停止し、プログラムされるべきセルを選択
   することによって、対応するビット線を高電圧に維持す
   ると共に他のビット線をゼロに放電するようにし、 選択されたワード線を介してゲート上に微小電圧を印加
   することによって、選択されたセルのプログラミングを
   行うようにする ことを特徴とする方法。
2. 【請求項２】前記選択は、ワード線に接続されるセルの
   うちの１つに至るビット線にそれぞれ直列に配置される
   選択スイッチを開路することによって、無効化されるこ
   とを特徴とする請求項１に記載の方法。
3. 【請求項３】前記無効化は、プリチャージスイッチを遮
   断すると共に選択スイッチを閉路することによって、停
   止されることを特徴とする請求項１又は２に記載の方
   法。
4. 【請求項４】アース接続本体に中間電位を供給すること
   によってプリチャージ操作が実行されることを特徴とす
   る請求項１〜４の何れか１項に記載の方法。
5. 【請求項５】同一ワード線のメモリセルのフローティン
   グゲートトランジスタをプログラミングするための回路
   であって、各フローティングゲートトランジスタは、ド
   レインがビット線に接続され、ゲートがワード線に接続
   され、ソースがアース接続本体に接続される回路におい
   て、 プログラムされるべきセルの選択を無効化して、先ず全
   ビット線上に高いプログラミング電圧を印加するための
   手段、及び、 この無効化を停止して、プログラムされるべきセルの選
   択を許可すると共に、選択されたワード線を介して微小
   なプログラミング電位をゲート上に供給するための手段 を具備することを特徴とする回路。
6. 【請求項６】前記アース接続本体に中間的なプログラミ
   ング電位を供給する手段を具備することを特徴とする請
   求項５に記載の回路。