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JP2697412B2 - ダイナミックｒａｍ - Google Patents

ダイナミックｒａｍ

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Publication number
JP2697412B2
JP2697412B2 JP3279387A JP27938791A JP2697412B2 JP 2697412 B2 JP2697412 B2 JP 2697412B2 JP 3279387 A JP3279387 A JP 3279387A JP 27938791 A JP27938791 A JP 27938791A JP 2697412 B2 JP2697412 B2 JP 2697412B2
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JP
Japan
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potential
intermediate potential
power supply
circuit
generating
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JP3279387A
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JPH05120873A (ja
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浩二 川田
直彦 杉林
高弘 原
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NEC Corp
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NEC Corp
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Publication date
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    • G—PHYSICS
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
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  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はダイナミックＲＡＭに関
し、特に外部電源電位より低い内部電源電位を発生する
内部電源回路とその１／２の中間電位を発生する回路と
を有するダイナミックＲＡＭに関する。
【０００２】
【従来の技術】ダイナミックＲＡＭは、その高集積化に
伴い、メモリセルを構成するコンデンサの対極の電位
を、信頼性上の理由等から電源電位と接地電位の中間電
位に設定している。そして１６メガビットのダイナミッ
クＲＡＭでは、低消費電流化のため、さらに外部電源電
位より低い電源電位を発生する内部電源回路を有するも
のも出現するに至った。この場合、外部電源電位は一般
的には５Ｖであるが、内部電源電位は３．３Ｖに下げら
れ使用される。これに伴い中間電位も、内部電元電位の
３．３Ｖと接地電位の中間値の１．６５Ｖに設定され
る。
【０００３】図５はこのような内部電源回路，中間電位
発生回路を有する従来のダイナミックＲＡＭのブロック
図である。
【０００４】内部電源回路２は、一般的には５Ｖの外部
電源電位ＶＣＣを受けて、通常３．３Ｖの内部電源電位
ＶＩＮＴを発生する。
【０００５】中間電位発生回路４ａは、内部電源電位Ｖ
ＩＮＴを受けてその１／２の電位の中間電位ＨＶを発生
する。
【０００６】内部電源電位ＶＩＮＴで駆動される中間電
位ＨＶは、外部電源電位ＶＣＣの揺れに対してその影響
を受けず安定し、この中間電位ＨＶが供給される回路の
動作マージンの拡大につながる。しかしながら、電源投
入時には、内部電源電位ＶＩＮＴは外部電源電位ＶＣＣ
を受けて立上るためその立上りが遅れ、更に、中間電位
発生回路４ａの動作電位が低く定消費電流化されている
ためその駆動能力が小さく、中間電位ＨＶが所定の電位
になるまでかなりの時間を要する。
【０００７】一方、中間電位ＨＶの立上り時間として
は、「ＶＣＣ立上げ後１００μＳで使用可能なこと」と
いう規定があり、この規定を満足させる為には、中間電
位発生回路４ａを十分大きくしその駆動能力を確保しな
ければならない。
【０００８】
【発明が解決しようとする課題】この従来のダイナミッ
クＲＡＭでは、内部電源電位ＶＩＮＴを受けて中間電位
ＨＶを発生する構成となっているため、電源投入後、中
間電位ＨＶが所定の電位になるまでの時間がかかり、こ
の時間を短かくしようとすると、消費電流が増大してし
まうという欠点があった。
【０００９】本発明の目的は、電源投入後の中間電位の
立上り時間を短かくし、かつ消費電流を低減することが
できるダイナミックＲＡＭを提供することにある。
【００１０】
【課題を解決するための手段】本発明のダイナミックＲ
ＡＭは、外部電源が投入され外部電源電位が予め設定さ
れた電位に達したことを検知して検知信号を発生する電
源投入検知回路と、前記外部電源電位を受けこの外部電
源電位より低い電位の内部電源電位を発生する内部電源
回路と、前記外部電源電位を受けて第１の中間電位を発
生して中間電位供給接点へ供給し、前記検知信号が発生
しかつ前記第１の中間電位が所定の電位となったとき前
記中間電位供給接点への前記第１の中間電位の供給及び
中間電位発生機能を停止する所定の中間電位駆動能力を
もつ第１の中間電位発生回路と、前記内部電源電位を受
けて第２の中間電位を発生し前記検知信号が発生すると
前記中間電位供給接点へ前記第１の中間電位発生回路よ
り小さい中間電位駆動能力で前記第２の中間電位を供給
する第２の中間電位発生回路とを有することを特徴とし
ている。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１２】図１は本発明の一実施例を示すブロック図
である。
【００１３】この実施例は、外部電源が投入され外部電
源電位ＶＣＣが予め設定された電位に達したことを検知
して検知信号ＰＯＮＡ，ＰＯＮＢを発生する電源投入検
知回路１と、外部電源電位ＶＣＣを受けこの外部電源Ｖ
ＣＣより低い電位の内部電源電位ＶＩＮＴを発生する内
部電源回路２と、外部電源電位ＶＣＣ及び基準電圧ＶＲ
ＥＦを受けて第１の中間電位ＨＶ１を発生して中間電位
供給接点へ供給し、検知信号ＰＯＮＡが発生しかつ第１
の中間電位ＨＶ１が所定の電位となったとき中間電位供
給接点への第１の中間電位ＨＶ１の供給及び中間電位発
生機能を停止する大きな中間電位駆動能力をもつ第１の
中間電位発生回路３と、内部電源電位ＶＩＮＴを受けて
第２の中間電位ＨＶ２を発生し検知信号ＰＯＮＢが発生
すると中間電位供給接点へ第１の中間電位発生回路３よ
り小さい中間電位駆動能力で第２の中間電位ＨＶ２を供
給する第２の中間電位発生回路４とを有する構成となっ
ている。
【００１４】図２及び図３はこの実施例の第１及び第２
の中間電位発生回路の具体例を示す回路図である。
【００１５】第１の中間電位発生回路３は、ゲートを中
間電位供給接点を接続する第１のトランジスタＱ１と、
ゲートに内部基準電圧ＶＲＩを入力しソースを第１のト
ランジスタＥ１のソースと接続する第２のトランジスタ
と、これら第１及び第２のトランジスタＱ１，Ｑ２のド
レインと外部電源電位ＶＣＣ点との間に接続されたカレ
ントミラー回路型の負荷回路のトランジスタＱ４，Ｑ５
と活性化制御用のトランジスタＱ３とを備え第２のトラ
ンジスタＱ２のドレインから第１の中間電位を出力する
差動増幅回路と、基準電圧ＶＲＥＦから内部基準電圧Ｖ
ＲＩを発生するトランジスタＱ６及び抵抗Ｒ１，Ｒ２
と、検知信号ＰＯＮＡとトランジスタＱ２のドレインの
電位とから中間電位供給点への中間電位ＶＨ１の供給及
び供給の停止を制御するＮＣＲゲートＮＲ１，インバー
タＩＶ１，ＩＶ２及びトランジスタＱ７〜Ｑ９とを含ん
だ構成となっている。なお、基準電圧ＶＲＥＦは外部電
源電位ＶＣＣから生成する。
【００１６】また第２の中間電位発生回路４は、一端に
内部電源電位ＶＩＮＴを受ける抵抗Ｒ３と、一端を接地
電位点と接続する抵抗Ｒ４と、ソースを抵抗Ｒ３の他端
と接続しゲートに第２の中間電位を入力するトランジス
タＱ１０と、ソースを抵抗Ｒ４の他端と接続しゲートに
第２の中間電位を入力するトランジスタＱ１３と、ゲー
ト及びドレインをトランジスタＱ１０のドレインと接続
するトランジスタＱ１１と、ゲート及びドレインをトラ
ンジスタＱ１３のドレインと接続しソースをトランジス
タＱ１１のソースと接続するトランジスタＱ１２と、ド
レインに内部電源電位ＶＩＮＴを受けゲートをトランジ
スタＱ１１のゲートと接続しソースから第２の中間電位
を出力するトランジスタＱ１４と、ソースを接地電位点
と接続しゲートをトランジスタＱ１２のゲートと接続し
ドレインをトランジスタＱ１４のソースと接続するトラ
ンジスタＱ１５と、ゲートに検知信号ＰＯＮＢを入力し
中間電位供給接点への第２の中間電位ＨＶ２の供給及び
供給の停止を制御するトランジスタＱ１６とを含んだ構
成となっている。
【００１７】次にこの実施例の動作について説明する。
図４はこの実施例の動作を説明するための各部信号の波
形図である。
【００１８】電源投入検知回路１は、外部電源電位ＶＣ
Ｃが５Ｖに達したことを検知し、外部電源電位ＶＣＣか
ら接地電位点になる検知信号ＰＯＮＡと、接地電位から
外部電源電位ＶＣＣになる検知信号ＰＯＮＢとを発生す
る。
【００１９】検知信号ＰＯＮＡが外部電源電位ＶＣＣレ
ベルである電源投入から外部電源電位ＶＣＣが５Ｖに静
定するまでの期間ではトランジスタＱ３，Ｑ９がオン、
トランジスタＱ７がオフとなり、トランジスタＱ１〜Ｑ
５による差動増幅回路が動作し、トランジスタＱ８，Ｑ
９を介して第１の中間電位ＨＶ１が中間電位供給接点へ
供給される。
【００２０】この第１の中間電位は差動増幅回路及びト
ランジスタＱ８によって中間電位供給接点を駆動し、ま
た外部電源電位ＶＣＣを受けて生成されるので、駆動能
力が大きく外部電源電位ＶＣＣの立上りに対する遅れが
少ない。従って中間電位供給接点の中間電位ＨＶ１の立
上りが早くなる。
【００２１】検知信号ＰＯＮＡが接地電位になると同時
に検知信号ＰＯＮＢが電源電位ＶＣＣレベルになると、
この時点までには第１の中間電位ＨＶ１はもちろん、第
２の中間電位ＨＶ２を所定のレベル（１．６５Ｖ）に達
している。
【００２２】従って、トランジスタＱ３，Ｑ９はオフ、
トランジスタＱ７はオンとなって第１の中間電位発生回
路３からの中間電位供給接点への中間電位ＨＶ１の供給
は停止し、またその中間電位発生機能も停止する。これ
と同時にトランジスタＱ１６がオンとなり、第２の中間
電位発生回路４から中間電位供給接点へ第２の中間電位
ＨＶ２が供給される。第２の中間電位発生回路４は抵抗
分圧型となっているので消費電流は小さくなっている。
【００２３】このように、外部電源電位ＶＣＣが所定の
電位（５Ｖ）に静定するまでは駆動能力の大きい第１の
中間電位発生回路３により第１の中間電位ＨＶ１を供給
して中間電位供給接点の中間電位の立上りを早くし、外
部電源電位ＶＣＣが静定し第２の中間電位ＨＶ２が所定
の電位に達した後は、第１の中間電位発生回路３の中間
電位発生機能が停止し消費電流が小さい第２の中間電位
発生回路４から第２の中間電位ＨＶ２が供給するので消
費電流を小さくすることができる。
【００２４】なお、本実施例においては、外部電源電位
ＶＣＣのみの検知により検知信号ＰＯＮＡ，ＰＯＮＢを
出力する構成としたが、外部電源電位ＶＣＣ及び内部電
源電位ＶＩＮＴの両方が共にそれぞれの予め設定された
電位に達したことを検知して検知信号ＰＯＮＡ，ＰＯＮ
Ｂを出力する構成とすることにより、より確実かつ安定
した第１の中間電位ＨＶ１から第２の中間電位ＨＶ２へ
の切替えを行うことができる。
【００２５】また、ダイナミックＲＡＭには、中間電位
を供給する接点が１つだけでなく、例えばメモリセルの
容量素子の対極やビット線プリチャージ回路等のように
複数存在する。この場合、これらの中間電位には多少の
差があるので、上述したような第１及び第２の中間電位
発生回路を複数設け、それぞれの回路に別々に供給する
ようにしてもよい。
【００２６】
【発明の効果】以上説明したように本発明は、外部電源
電位が所定のレベルに達したことを検知して検知信号を
発生する電源投入検知回路を設け、また外部電源電位か
ら第１の中間電位を発生する駆動能力の大きい第１の中
間電位発生回路を設け、電源投入から検知信号が発生す
るまでは第１の中間電位発生回路からの中間電位を所定
の接点へ供給し、検知信号発生後は内部電源電位から第
２の中間電位を発生する第２の中間電位発生回路から前
記接点へ中間電位を供給すると共に第１の中間電位発生
回路の中間電位発生機能を停止する構成とすることによ
り、電源投入後の前記接点の中間電位の立上り時間を短
かくし、かつ消費電流を低減することができる効果があ
る。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例の第１の中間電位発生回
路の具体例を示す回路図である。
【図３】図１に示された実施例の第２の中間電位発生回
路の具体例を示す回路図である。
【図４】図１に示された実施例の動作を説明するための
各部信号の波形図である。
【図５】従来のダイナミックＲＡＭの一例を示すブロッ
ク図である。
【符号の説明】
１ 電源投入検知回路 ２ 内部電源回路 ３，４，４ａ 中間電位発生回路 ＩＶ１，ＩＶ２ インバータ ＮＲ１ ＮＯＲゲート Ｑ１〜Ｑ１６ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−95561（ＪＰ，Ａ) 特開 昭63−28058（ＪＰ，Ａ) 特開 平３−290894（ＪＰ，Ａ) 特開 平３−288218（ＪＰ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部電源が投入され外部電源電位が予め
    設定された電位に達したことを検知して検知信号を発生
    する電源投入検知回路と、前記外部電源電位を受けこの
    外部電源電位より低い電位の内部電源電位を発生する内
    部電源回路と、前記外部電源電位を受けて第１の中間電
    位を発生して中間電位供給接点へ供給し、前記検知信号
    が発生しかつ前記第１の中間電位が所定の電位となった
    とき前記中間電位供給接点への前記第１の中間電位の供
    給及び中間電位発生機能を停止する所定の中間電位駆動
    能力をもつ第１の中間電位発生回路と、前記内部電源電
    位を受けて第２の中間電位を発生し前記検知信号が発生
    すると前記中間電位供給接点へ前記第１の中間電位発生
    回路より小さい中間電位駆動能力で前記第２の中間電位
    を供給する第２の中間電位発生回路とを有することを特
    徴とするダイナミックＲＡＭ。
  2. 【請求項２】 第１の中間電位発生回路が、ゲートを中
    間電位供給接点を接続する第１のトランジスタと、ゲー
    トに基準電圧を入力しソースを前記第１のトランジスタ
    のソースと接続する第２のトランジスタと、前記第１及
    び第２のトランジスタのドレインと外部電源電位点との
    間に接続されたカレントミラー回路型の負荷回路とを備
    え前記第２のトランジスタのドレインから第１の中間電
    位を出力する差動増幅回路を含んで構成され、第２の中
    間電位発生回路が、一端に内部電源電位を受ける第１の
    抵抗と、一端を接地電位点と接続する第２の抵抗と、ソ
    ースを前記第１の抵抗の他端と接続しゲートに第２の中
    間電位を入力する第３のトランジスタと、ソースを前記
    第２の抵抗の他端と接続しゲートに前記第２の中間電位
    を入力する第４のトランジスタとを含んで構成された請
    求項１記載のダイナミックＲＡＭ。
  3. 【請求項３】 第１及び第２の中間電位発生回路にそれ
    ぞれ、中間電位供給接点への第１及び第２の中間電位の
    供給及び供給の停止を制御するトランジスタを設けた請
    求項１記載のダイナミックＲＡＭ。
  4. 【請求項４】 第１及び第２の中間電位発生回路がそれ
    ぞれ複数個設けられた請求項３記載のダイナミックＲＡ
    Ｍ。
  5. 【請求項５】 電源投入検知回路を、外部電源電位及び
    内部電源電位の両方がそれぞれの予め設定された電位に
    達したことを検知して検知信号を発生する回路とした請
    求項１記載のダイナミックＲＡＭ。
  6. 【請求項６】 基準電圧が外部電源電位から生成された
    請求項２記載のダイナミックＲＡＭ。
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