JP5539776B2 - 半導体集積回路 - Google Patents

Description

本発明は、所定の電圧に設定される内部電圧線を有する半導体集積回路に関する。

トランジスタのソースおよびドレインに電源電圧線および内部電圧線を接続し、ゲートで制御電圧を受けることで、電源電圧より低い内部電圧を生成する電圧生成回路が知られている。この種の電圧生成回路では、内部電圧に対応するモニタ電圧を参照電圧と比較することで、トランジスタのゲートに供給する制御電圧が生成される（例えば、特許文献１参照。）。

高電圧または低電圧を選択的に内部電圧線に供給するとき、高電圧線と低電圧線は選択的にオンするスイッチにより内部電圧線にそれぞれ接続される（例えば、特許文献２参照。）。電源電圧より高い内部電圧は、クロック信号に同期して昇圧回路を動作することにより生成される。この際、内部電圧を参照電圧と比較してクロック信号の周波数を調整することで、所定の値の内部電圧が生成される（例えば、特許文献３参照。）。

特開２０００−０５８７６１号公報 特開２００４−１８６４３５号公報 特開２０００−３１２４７１号公報

電圧生成回路等で生成される電圧を、スイッチを介して内部電圧線に供給するとき、スイッチの両端の電圧差が大きい状態でスイッチをオンすることは、信頼性の点で望ましくない。例えば、内部電圧線の電圧が十分に低くなってからスイッチがオンすることで、スイッチの信頼性が低下することを防止できるが、スイッチのオンタイミングは遅くなる。この結果、内部電圧線が所定の電圧に設定されるまでの時間が掛かり、半導体集積回路の動作速度を向上できない。

本発明の目的は、スイッチの信頼性を低下することなく、内部電圧線を所定の電圧に迅速に設定し、半導体集積回路の動作速度を向上することである。

本発明の一形態では、半導体集積回路は、第１高電圧が供給される第１高電圧線を内部電圧線に接続するために第１スイッチ制御信号の活性化に応じてオンする第１スイッチと、第１高電圧を生成するために第１電圧生成信号の活性化に応じて動作する第１電圧生成回路と、第１電圧生成信号の活性化に応じて動作し、第１高電圧と内部電圧線の電圧とを比較し、第１高電圧と内部電圧線の電圧との差が所定値になったときに第１スイッチ制御信号を活性化するレベル比較器とを備えている。

第１スイッチの両端に掛かる電圧を比較し、電圧差が小さくなったときに第１スイッチをオンすることで、第１スイッチの信頼性を低下することなく、内部電圧線を所定の電圧に迅速に設定できる。この結果、半導体集積回路の動作速度を向上できる。

一実施形態における半導体集積回路の例を示している。 別の実施形態における半導体集積回路の例を示している。 図２に示したメモリコアの例を示している。 図２に示した電圧制御回路の例を示している。 図４に示したレベル比較器の例を示している。 図２に示した第２電圧生成回路、電圧切替回路および放電回路の例を示している。 図６に示したレベル比較器の例を示している。 図４に示した電圧制御回路の動作の例を示している。 電圧制御回路および電圧切替回路の別の例を示している。 図９に示した電圧制御回路および電圧切替回路の動作の例を示している。 図９に示した電圧制御回路および電圧切替回路の動作の別の例を示している。 別の実施形態における電圧制御回路の例を示している。 図１２に示した電圧制御回路を有する半導体集積回路のコントロールゲート電圧の生成動作の例を示している。 別の実施形態における電圧制御回路の例を示している。 図１４に示した電圧制御回路の動作の例を示している。 図１４に示した電圧制御回路の動作の別の例を示している。 図１４に示した電圧制御回路の動作の別の例を示している。 別の実施形態における半導体集積回路の例を示している。 図１８に示した電圧制御回路の例を示している。 別の実施形態における電圧制御回路の例を示している。 別の実施形態における電圧制御回路の例を示している。 別の実施形態における電圧制御回路の例を示している。 別の実施形態における電圧制御回路の例を示している。 別の実施形態における電圧制御回路の例を示している。 別の実施形態における電圧制御回路の例を示している。 別の実施形態における電圧制御回路の例を示している。 図２６に示した電圧制御回路の動作の例を示している。 上述した実施形態の半導体集積回路が搭載されるシステムの例を示している。

以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体集積回路ＳＥＭの例を示している。半導体集積回路ＳＥＭは、第１電圧生成回路Ｖ１ＧＥＮ、第１スイッチＳＷ１およびレベル比較器ＣＭＰ１を有している。第１電圧生成回路Ｖ１ＧＥＮは、第１電圧生成信号ＶＣＧ１ＧＥＮの活性化に応じて動作し、第１高電圧ＶＣＧ１を生成する。第１スイッチＳＷは、第１高電圧ＶＣＧ１が供給される第１高電圧線ＶＣＧ１を内部電圧線ＶＣＧに接続するために第１スイッチ制御信号ＳＷ１ＯＮの活性化に応じてオンする。レベル比較器ＣＭＰ１は、第１電圧生成信号ＶＣＧ１ＧＥＮの活性化に応じて動作し、第１高電圧ＶＣＧ１と内部電圧ＶＣＧとを比較する。レベル比較器ＣＭＰ１は、第１高電圧ＶＣＧ１と内部電圧ＶＣＧとの差が所定値になったときに第１スイッチ制御信号ＳＷ１ＯＮを活性化する。

例えば、第１電圧生成回路Ｖ１ＧＥＮが動作を停止しており、第１高電圧線ＶＣＧ１の電圧が低いときに第１スイッチＳＷ１をオンすると、第１スイッチＳＷ１の両端間に高電圧が印加されるおそれがある。この実施形態では、第１電圧生成回路Ｖ１ＧＥＮが第１高電圧ＶＣＧ１の生成を開始した後、第１高電圧ＶＣＧ１と内部電圧ＶＣＧとの差が所定値になったときに第１スイッチ制御信号ＳＷ１ＯＮが活性化される。例えば、第１スイッチ制御信号ＳＷ１ＯＮは、内部電圧ＶＣＧが第１高電圧ＶＣＧ１と等しくなったときに活性化される。あるいは、第１スイッチ制御信号ＳＷ１ＯＮは、内部電圧ＶＣＧが第１高電圧ＶＣＧ１より低くなったときに活性化される。あるいは、第１スイッチ制御信号ＳＷ１ＯＮは、内部電圧ＶＣＧが第１高電圧ＶＣＧ１に所定の電圧を加えた値より低くなったときに活性化される。

これにより、第１スイッチＳＷ１の両端間に印加される電圧差が小さくなった後に第１スイッチＳＷ１をオンできる。換言すれば、第１スイッチＳＷ１の両端間に高電圧が印加された状態で、第１スイッチＳＷ１がオンすることを防止でき、第１スイッチＳＷ１の信頼性が低下することを防止できる。また、内部電圧ＶＣＧが低くなるのを待たずに第１電圧生成回路Ｖ１ＧＥＮの動作を開始できるため、内部電圧ＶＣＧを迅速に第１高電圧ＶＣＧ１に設定できる。これにより、半導体集積回路ＳＥＭを高速に動作できる。

以上、この実施形態では、第１スイッチＳＷ１の両端に掛かる第１高電圧ＶＣＧ１および内部電圧ＶＣＧをレベル比較器ＣＭＰ１により比較し、電圧差が小さくなったときに第１スイッチＳＷ１をオンする。これにより、第１スイッチＳＷ１の信頼性を低下することなく、内部電圧線ＶＣＧを所定の電圧ＶＣＧ１に迅速に設定でき、半導体集積回路ＳＥＭの動作速度を向上できる。

図２は、別の実施形態における半導体集積回路ＳＥＭの例を示している。例えば、半導体集積回路ＳＥＭは、ＮＯＲ型のフラッシュメモリ等の不揮発性半導体メモリである。半導体集積回路ＳＥＭは、コマンドデコーダ１２、動作制御回路１４、アドレスデコーダ１６、データ入出力回路１８、電圧制御回路２０、第１電圧生成回路２２、第２電圧生成回路２４、電圧切替回路２６、放電回路２８およびメモリコア３０を有している。

コマンドデコーダ１２は、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥ等のコマンド信号を解読し、解読した結果を動作制御回路１４に出力する。動作制御回路１４は、コマンドデコーダ１２からの信号に応じて、メモリコア３０を動作するための制御信号およびタイミング信号を出力する。例えば、動作制御回路１４は、コマンド信号として書き込みコマンドが供給されたとき、メモリコア３０に書き込み動作を実行させるためのプログラム制御信号ＰＧを出力する。動作制御回路１４は、コマンド信号として消去コマンドが供給されたとき、メモリコア３０に消去動作を実行させるための消去制御信号ＥＲＳを出力する。さらに、動作制御回路１４は、コマンド信号として読み出しコマンドが供給されたとき、メモリコア３０に読み出し動作を実行させるための読み出し制御信号ＲＤを出力する。

書き込み動作は、図３に示すメモリセルＭＣに論理０を設定する動作である。消去動作は、メモリセルＭＣに論理１を設定する動作である。例えば、論理０は、メモリセルＭＣを形成するメモリトランジスタＭＴ（図３）の閾値電圧を高くすることにより設定される。例えば、論理１は、メモリトランジスタＭＴの閾値電圧を低くすることにより設定される。メモリトランジスタＭＴの閾値電圧は、フローティングゲートに電荷を蓄積することで高くなり、フローティングゲートから電荷を引き抜くことで低くなる。

アドレスデコーダ１６は、アドレス信号ＡＤをデコードし、アドレスデコード信号ＡＤＥＣとしてメモリコア３０に出力する。データ入出力回路１８は、読み出し動作時に、メモリコア３０から出力される読み出しデータの論理をデータ端子Ｉ／Ｏに出力する。データ入出力回路１８は、書き込み動作時に、データ端子Ｉ／Ｏに供給される書き込みデータの論理をメモリコア３０に出力する。

電圧制御回路２０は、書き込み動作、消去動作および読み出し動作において、メモリセルＭＣ（すなわち、メモリトランジスタＭＴ）のコントロールゲート、ソース、ドレインを所定の電圧に設定するために動作する。以降の説明では、書き込み動作において、メモリトランジスタのコントロールゲートに接続されたコントロールゲート電圧ＶＣＧを制御するために動作する回路について説明する。電圧制御回路２０は、プログラム制御信号ＰＧに基づいて、第１電圧生成信号ＶＣＧ１ＧＥＮ、第２電圧生成信号ＶＣＧ２ＧＥＮ、スイッチ制御信号ＳＷ１ＯＮ、放電イネーブル信号ＤＣＥＮを生成し、スイッチ制御信号／ＳＷ１ＯＮを受ける。電圧制御回路２０の例は図４に示す。

第１電圧生成回路２２は、第１電圧生成信号ＶＣＧ１ＧＥＮが高レベルに活性化されているときに第１高電圧線ＶＣＧ１に第１高電圧ＶＣＧ１を生成する。第１電圧生成回路２２は、第１電圧生成信号ＶＣＧ１ＧＥＮが低レベルに非活性化されているときに第１高電圧ＶＣＧ１の生成を停止する。例えば、第１高電圧ＶＣＧ１は５Ｖであり、メモリトランジスタの閾値電圧を確認するときにコントロールゲートに供給される。閾値電圧の確認は、読み出し動作時と、書き込み動作におけるベリファイ動作時に実施される。第１電圧生成回路２２の例は図６に示す。

第２電圧生成回路２４は、第２電圧生成信号ＶＣＧ２ＧＥＮが高レベルに活性化されているときに第２高電圧線ＶＣＧ２に第２高電圧ＶＣＧ２を生成する。第２電圧生成回路２４は、第２電圧生成信号ＶＣＧ２ＧＥＮが低レベルに非活性化されているときに第２高電圧ＶＣＧ２の生成を停止する。例えば、第２高電圧ＶＣＧ２は９Ｖであり、メモリトランジスタの閾値電圧を高くするときにコントロールゲートに供給される。

電圧切替回路２６は、スイッチ制御信号ＳＷ１ＯＮが高レベルに活性化されているときに、第１高電圧線ＶＣＧ１を、内部電圧線であるコントロールゲート線ＶＣＧに接続する。電圧切替回路２６は、第２電圧生成信号ＶＣＧ２ＧＥＮが高レベルに活性化されているときに、第２高電圧線ＶＣＧ２をコントロールゲート線ＶＣＧに接続する。また、電圧切替回路２６は、スイッチ制御信号ＳＷ１ＯＮの論理レベルを反転し、スイッチ制御信号／ＳＷ１ＯＮとして電圧制御回路２０に出力する。電圧切替回路２６の例は図６に示す。

放電回路２８は、放電イネーブル信号ＤＣＥＮが高レベルに活性化されているときに、コントロールゲート線ＶＣＧを接地線ＶＳＳに接続し、コントロールゲート線ＶＣＧ上の電荷を放電する。例えば、放電回路２８は、電圧制御回路２０および電圧切替回路２６に近い側（近端側）のコントロールゲート線ＶＣＧに接続されている。なお、放電回路２８は、電圧制御回路２０および電圧切替回路２６から離れているメモリコア３０の端側（遠端側；図２の下側）のコントロールゲート線ＶＣＧに接続されてもよい。放電回路２８の例は図６に示す。

メモリコア３０は、例えば、１６個のセクタＳＥＣ（ＳＥＣ０、ＳＥＳＣ１、...、ＳＥＣ１５）を有している。各セクタＳＥＣは、セクタスイッチＳＳＷ、ワードデコーダＷＤＥＣおよびメモリセルアレイＡＲＹを有している。メモリコア３０の例は図３に示す。

図３は、図２に示したメモリコア３０の例を示している。各セクタＳＥＣのセクタスイッチＳＳＷは、セクタ選択信号ＳＳＥＬ（ＳＳＥＬ０、ＳＳＥＬ１、...、ＳＳＥＬ１５）が低レベルのときにオンするｐＭＯＳトランジスタを有している。書き込み動作において、セクタ選択信号ＳＳＥＬのいずれかは、アドレスデコード信号ＡＤＥＣに応じて低レベルに活性化され、セクタＳＥＣのいずれかのセクタスイッチＳＳＷがオンされる。セクタスイッチＳＳＷのオンにより、対応するセクタコントロールゲート線ＳＶＣＧは、コントロールゲート線ＶＣＧに接続され、高レベル電圧（第１高電圧ＶＣＧ１または第２高電圧ＶＣＧ２）に設定される。コントロールゲート線ＶＣＧは、多数のセクタＳＥＣに配線され、配線長は長い。また、コントロールゲート線ＶＣＧは、トランジスタサイズが論理回路のトランジスタに比べて大きいセクタスイッチＳＳＷに接続されている。このため、コントロールゲート線ＶＣＧの寄生容量は大きい。

ワードデコーダＷＤＥＣは、セクタコントロールゲート線ＳＶＣＧの高レベル電圧を受けて動作し、アドレスデコード信号ＡＤＥＣに応じてワード線ＷＬのいずれかを高レベル電圧に設定する。メモリセルアレイＡＲＹは、マトリックス状に配置される複数の不揮発性のメモリセルＭＣを有している。各メモリセルＭＣは、メモリトランジスタＭＴを有している。メモリトランジスタＭＴは、ｎＭＯＳトランジスタの構造を有しており、電子を蓄積するフローティングゲートと、ワード線ＷＬに接続されたコントロールゲートとを有する。なお、メモリトランジスタＭＴは、電子が所定の場所に蓄積されるトラップゲートを用いて形成されてもよい。メモリトランジスタＭＴは、コントロールゲートに印加されるコントロールゲート電圧ＶＣＧに応じてフローティングゲートに蓄積される電荷量を変えることで、閾値電圧が変化する。そして、メモリセルＭＣは、閾値電圧に応じてデータの論理を記憶する。

図３の横方向に並ぶメモリトランジスタＭＴの列のコントロールゲートは、共通のワード線ＷＬに接続されている。図３の縦方向に並ぶメモリトランジスタＭＴの列のソースおよびドレインは、共通のソース線ＳＬおよび共通のビット線ＢＬに接続されている。

図４は、図２に示した電圧制御回路２０の例を示している。電圧制御回路２０は、タイミング制御回路２１、レベル比較器ＣＭＰ１およびバッファ回路ＢＵＦ１を有している。タイミング制御回路２１は、プログラム制御信号ＰＧに応じて、第１電圧生成信号ＶＣＧ１ＧＥＮおよび第２電圧生成信号ＶＣＧ２ＧＥＮを生成する。レベル比較器ＣＭＰ１は、第１高電圧ＶＣＧ１とコントロールゲート電圧ＶＣＧとを比較し、コントロールゲート電圧ＶＣＧが第１高電圧ＶＣＧ１より低いときにスイッチ制御信号ＳＷ１ＯＮを高レベルに活性化する。レベル比較器ＣＭＰ１の例は図５に示す。なお、レベル比較器ＣＭＰ１は、電圧制御回路２０の外部に形成されてもよい。

バッファ回路ＢＵＦ１は、第１電圧生成信号ＶＣＧ１ＧＥＮおよびスイッチ制御信号／ＳＷ１ＯＮがともに高レベルのとき、放電イネーブル信号ＤＣＥＣを高レベルに活性化する。なお、レベル比較器ＣＭＰ１およびバッファ回路ＢＵＦ１に示している二重線の電源は、例えば、第２高電圧ＶＣＧ２と同じ高電圧（例えば９Ｖ）が供給されることを示している。二重線で示す電源を受けて動作するバッファ回路ＢＵＦ１等の論理素子は、各トランジスタのソース、ドレイン間に高電圧が印加されることを防ぐために、分圧トランジスタＤＴＲを挿入している。以降の図面においても、二重線の電源を受ける論理回路は、第２高電圧ＶＣＧ２と同じ高電圧（例えば９Ｖ）が供給され、分圧トランジスタＤＴＲが挿入されている。

図５は、図４に示したレベル比較器ＣＭＰ１の例を示している。レベル比較器ＣＭＰ１は、カレントミラータイプのアンプＡＭＰ１、ｐＭＯＳトランジスタＰＭ１およびインバータＩＶ１を有している。アンプＡＭＰ１は、コントロールゲート電圧ＶＣＧおよび第１高電圧ＶＣＧ１の電圧レベルを差動増幅し、コントロールゲート電圧ＶＣＧと第１高電圧ＶＣＧ１のレベル差を示す信号を出力ノードＯＵＴ１に出力する。アンプＡＭＰ１は、第１電圧生成信号ＶＣＧ１ＧＥＮが高レベルのときに、電圧レベルの比較動作を実施する。電圧ＶＣＭＮをゲートで受けるｎＭＯＳトランジスタＮＭ１は、定電流源として動作する。例えば、電圧ＶＣＭＮは、半導体のバンドギャップを利用して電源電圧に依存しない一定の値に設定される。

ｐＭＯＳトランジスタＰＭ１は、第１電圧生成信号ＶＣＧ１ＧＥＮが低レベルに非活性化されているときに、出力ノードＯＵＴ１を高レベルにリセットする。インバータＩＶ１は、出力ノードＯＵＴ１の論理レベルを反転し、スイッチ制御信号ＳＷ１ＯＮとして出力する。

図６は、図２に示した第１電圧生成回路２２、電圧切替回路２６および放電回路２８の例を示している。第１電圧生成回路２２は、レベル比較器ＣＭＰ２を有する定電圧発生回路ＣＶＧＥＮとｎＭＯＳトランジスタで形成されたレギュレータＲＧＬを有している。定電圧発生回路ＣＶＧＥＮは、高電圧線と接地線の間に直列に接続されたｐＭＯＳトランジスタＰＭ２、ｎＭＯＳトランジスタＮＭ２および抵抗Ｒａ、Ｒｂを有している。ｐＭＯＳトランジスタＰＭ２のゲートは、レベル比較器ＣＭＰ２の出力ＲＯＮを受けている。ｎＭＯＳトランジスタＮＭ２は、ダイオード接続されている。

レベル比較器ＣＭＰ２は、第１電圧生成信号ＶＣＧ１ＧＥＮが高レベルに活性化されているときに動作する、レベル比較器ＣＭＰ２は、抵抗Ｒａ、Ｒｂの接続ノードに生成されるモニタ電圧ＭＯＮＩ１を基準電圧ＶＲＥＦと比較し、レギュレータＲＧＬをオンするための制御信号ＲＯＮを生成する。レギュレータＲＧＬは、高電圧生成回路により生成された高電圧（例えば、９Ｖ）を降圧して第１高電圧ＶＣＧ１を生成する。

例えば、レギュレータＲＧＬのゲート電圧ＶＧが期待値より低いとき、モニタ電圧ＭＯＮＩ１は、基準電圧ＶＲＥＦより低くなり、制御信号ＲＯＮの電圧は低くなる。これにより、ｐＭＯＳトランジスタＰＭ２のソース、ドレイン間抵抗は下がり、ゲート電圧ＶＧは上昇する。一方、レギュレータＲＧＬのゲート電圧ＶＧが期待値より高いとき、モニタ電圧ＭＯＮＩ１は、基準電圧ＶＲＥＦより高くなり、制御信号ＲＯＮの電圧は高くなる。これにより、ｐＭＯＳトランジスタＰＭ２のソース、ドレイン間抵抗は上がり、ゲート電圧ＶＧは下降する。このような制御を繰り返すことで、ゲート電圧ＶＧは所定の値に保持される。

この実施形態では、例えば、レギュレータＲＧＬのｎＭＯＳトランジスタの閾値電圧は０．５Ｖ、ソース電圧は９Ｖであり、ゲート電圧ＶＧは５．５Ｖに設定される。このとき、ゲート電圧ＶＧよりｎＭＯＳトランジスタの閾値電圧だけ低い第１高電圧ＶＣＧ１（５Ｖ）が、レギュレータＲＧＬにより生成される。なお、第１電圧制御回路２２では、第１高電圧線ＶＣＧ１に電荷を供給するためにレギュレータＲＧＬが形成されるが、第１高電圧ＶＣＧ１が目標値（設計値）を超えたときの放電経路がない。このため、余分な電荷を放電するために、高抵抗素子により形成されたブリーダ回路ＢＬＤが、第１高電圧線ＶＣＧ１と接地線ＶＳＳとの間に配置される。ブリーダ回路ＢＬＤにより、例えば、第１高電圧線ＶＣＧ１上の電荷がほとんど使用されず消費電流が小さいときにも、第１高電圧線ＶＣＧ１の電圧がレギュレータＲＧＬのリーク電流により上昇する、いわゆるクリープアップ減少を防止できる。

電圧切替回路２６は、例えば、ＣＭＯＳ伝達ゲートを含む第１スイッチＳＷ１および第２スイッチＳＷ２を有している。第１スイッチＳＷ１は、スイッチ制御信号ＳＷ１ＯＮが高レベルに活性化されているときにオンし、第１高電圧線ＶＣＧ１をコントロールゲート線ＶＣＧに接続する。第２スイッチＳＷ２は、第２電圧生成信号ＶＣＧ２ＧＥＮが高レベルに活性化されているときにオンし、第２高電圧線ＶＣＧ２をコントロールゲート線ＶＣＧに接続する。

放電回路２８は、コントロールゲート線ＶＣＧと接地線ＶＳＳの間に直列に接続されたｎＭＯＳトランジスタＮＭ３、ＮＭ４を有している。ｎＭＯＳトランジスタＮＭ３は、ゲートで電源電圧ＶＤＤを受け、分圧トランジスタとして機能する。例えば、電源電圧ＶＤＤは、半導体集積回路ＳＥＭの電源端子に供給される。ｎＭＯＳトランジスタＮＭ４は、ゲートで高レベルの放電イネーブル信号ＤＣＥＣを受けているときにオンする。ｎＭＯＳトランジスタＮＭ３、ＮＭ４は、コントロールゲート線ＶＣＧを接地線ＶＳＳに接続する放電スイッチとして機能する。

図７は、図６に示したレベル比較器ＣＭＰ２の例を示している。レベル比較器ＣＭＰ２は、図５に示したレベル比較器ＣＭＰ１と同じ回路であり、アンプＡＭＰ１、ｐＭＯＳトランジスタＰＭ１およびインバータＩＶ１を有している。アンプＡＭＰ１は、第１電圧生成信号ＶＣＧ１ＧＥＮが高レベルに活性化されているときに動作し、モニタ電圧ＭＯＮＩ１と基準電圧ＶＲＥＦのレベル差を示す信号を出力ノードＯＵＴ１に出力する。

ｐＭＯＳトランジスタＰＭ１は、第１電圧生成信号ＶＣＧ１ＧＥＮが低レベルに非活性化されているときに、出力ノードＯＵＴ１を高レベルにリセットする。インバータＩＶ１は、出力ノードＯＵＴ１の論理レベルを反転し、スイッチ制御信号ＳＷ１ＯＮとして出力する。

図８は、図４に示した電圧制御回路２０の動作の例を示している。図８では、メモリコア３０の書き込み動作において、プログラム動作ＰＧＭ後にベリファイ動作ＶＲＦＹを実施するときの動作を示している。書き込み動作では、メモリセルＭＣのメモリトランジスタＭＴの閾値電圧が予め設定されたベリファイ電圧より高くなるまで、プログラム動作ＰＧＭとベリファイ動作ＶＲＦＹが繰り返し実施される。コントロールゲート線ＶＣＧは、プログラム動作ＰＧＭ中に第２高電圧ＶＣＧ２（例えば９Ｖ）に設定され、ベリファイ動作ＶＲＦＹ中に第１高電圧ＶＣＧ１（例えば５Ｖ）に設定される。コントロールゲート線ＶＣＧの電圧は、切替期間ＳＷＰに第２高電圧ＶＣＧ２から第１高電圧ＶＣＧ１に変更される。

プログラム動作ＰＧＭ中、第１電圧生成信号ＶＣＧ１ＧＥＮは低レベルに非活性化されているため、図５に示したレベル比較器ＣＭＰ１は、低レベルのスイッチ制御信号ＳＷ１ＯＮを出力する（図８（ａ））。図６に示した第２スイッチＳＷ２は、高レベルの第２電圧生成信号ＶＣＧ２ＧＥＮを受けてオンし、第１スイッチＳＷ１は、低レベルのスイッチ制御信号ＳＷ１ＯＮを受けてオフしている（図８（ｂ））。これにより、コントロールゲート線ＶＣＧは、第２高電圧線ＶＣＧ２に接続され、第２高電圧ＶＣＧ２（例えば９Ｖ）に設定される（図８（ｃ））。

図２に示した電圧制御回路２０は、プログラム動作ＰＧＭの完了に応答して第２電圧生成信号ＶＣＧ２ＧＥＮを低レベルに非活性化し、第１電圧生成信号ＶＣＧ１ＧＥＮを高レベルに活性化する（図８（ｄ））。図２に示した第２電圧生成回路２４は、第２電圧生成信号ＶＣＧ２ＧＥＮの低レベルへの変化に応答して、第２高電圧ＶＣＧ２の生成動作を停止する。第２スイッチＳＷ２は、第２電圧生成信号ＶＣＧ２ＧＥＮの低レベルへの変化に応答してオフする（図８（ｅ））。これにより、コントロールゲート線ＶＣＧは、高電圧ＶＣＧ２のフローティング状態に設定される。

図４に示したバッファ回路ＢＵＦ１は、第１電圧生成信号ＶＣＧ１ＧＥＮの活性化に応答して放電イネーブル信号ＤＣＥＣを高レベルに活性化する（図８（ｆ））。図６に示した放電回路２８のｎＭＯＳトランジスタＮＭ４は、高レベルの放電イネーブル信号ＤＣＥＣを受けてオンし、コントロールゲート線ＶＣＧから電荷を引き抜く。これにより、コントロールゲート電圧ＶＣＧは低下する（図８（ｇ））。図４に示したレベル比較器ＣＭＰ１は、コントロールゲート電圧ＶＣＧが第１高電圧ＶＣＧ１より低くなったとき、スイッチ制御信号ＳＷ１ＯＮを活性化する（図８（ｈ））。第１スイッチＳＷ１は、スイッチ制御信号ＳＷ１ＯＮの活性化に応答してオンする（図８（ｉ））。

スイッチ制御信号ＳＷ１ＯＮの活性化に応答して、スイッチ制御信号／ＳＷ１ＯＮは低レベルに活性化される。図４に示したバッファ回路ＢＵＦ１は、スイッチ制御信号／ＳＷ１ＯＮの活性化に応答して放電イネーブル信号ＤＣＥＣを低レベルに非活性化する（図８（ｊ））。図６に示した放電回路２８のｎＭＯＳトランジスタＮＭ４は、低レベルの放電イネーブル信号ＤＣＥＣを受けてオフする。これにより、コントロールゲート線ＶＣＧと接地線ＶＳＳとの接続が解除され、放電動作が停止する。コントロールゲート線ＶＣＧは、第１スイッチＳＷ１のオンにより第１高電圧線ＶＣＧ１に接続される。コントロールゲート電圧ＶＣＧは、第１高電圧ＶＣＧ１の上昇に追従して、ベリファイ動作ＶＲＦＹに必要な電圧まで上昇する（図８（ｋ））。

この実施形態では、レベル比較器ＣＭＰ１により、コントロールゲート電圧ＶＣＧが接地電圧ＶＳＳまで低下する前にコントロールゲート線ＶＣＧの放電を停止できる。このため、放電期間ＤＣＰを最小限にでき、消費電流を少なくできる。また、プログラム動作ＰＧＭの完了からベリファイ動作ＶＲＦＹの開始までの期間を最小限にでき、書き込み動作時間を短くできる。

図９は、電圧制御回路および電圧切替回路の別の例を示している。電圧制御回路２０Ａおよび電圧切替回路２６Ａを除く構成は、図２と同様である。電圧制御回路２０Ａは、図４に示したレベル比較器ＣＭＰ１を有してない。電圧制御回路２０Ａは、プログラム制御信号ＰＧを受け、第２電圧生成信号ＶＣＧ２ＧＥＮ、放電イネーブル信号ＤＣＥＮおよび第１電圧生成信号ＶＣＧ１ＧＥＮを生成する。例えば、第２電圧生成信号ＶＣＧ２ＧＥＮ、放電イネーブル信号ＤＣＥＮおよび第１電圧生成信号ＶＣＧ１ＧＥＮは、遅延回路を用いて、プログラム制御信号ＰＧに応答して順次に高レベルに活性化される。また、図９に示した電圧切替回路２６Ａの第１スイッチＳＷ１は、第１電圧生成信号ＶＣＧ１ＧＥＮの高レベル期間にオンする。

図１０は、図９に示した電圧制御回路２０Ａおよび電圧切替回路２６Ａの動作の例を示している。図８と同じ動作については、詳細な説明は省略する。図１０は、図８と同様に、メモリコア３０の書き込み動作において、プログラム動作ＰＧＭ後にベリファイ動作ＶＲＦＹを実施するときの動作を示している。コントロールゲート線ＶＣＧは、プログラム動作ＰＧＭ中に第２高電圧ＶＣＧ２に設定され、ベリファイ動作ＶＲＦＹ中に第１高電圧ＶＣＧ１に設定される。第２電圧生成信号ＶＣＧ２ＧＥＮが低レベルに変化するまでの波形は、スイッチ制御信号ＳＷ１ＯＮがないことを除き図８と同じである。

電圧制御回路２０Ａは、第２電圧生成信号ＶＣＧ２ＧＥＮを非活性化した後、放電イネーブル信号ＤＣＥＮを所定の期間、高レベルに活性化する（図１０（ａ））。放電イネーブル信号ＤＣＥＮの活性化期間である放電期間ＤＣＰは、コントロールゲート電圧ＶＣＧが放電回路２８により接地電圧ＶＳＳまで低下するように、マージンを持って設計される。これにより、電源電圧が低く、トランジスタの閾値電圧が高いときにも、コントロールゲート電圧ＶＣＧは接地電圧ＶＳＳまで確実に低下する（図１０（ｂ））。

次に、電圧制御回路２０Ａは、放電イネーブル信号ＤＣＥＮの非活性化に応答して第１電圧生成信号ＶＣＧ１ＧＥＮを高レベルに活性化する（図１０（ｃ））。これにより、第１高電圧ＶＣＧ１の生成が開始され、第１スイッチＳＷ１がオンする（図１０（ｄ））。第１スイッチＳＷ１のオンにより、コントロールゲート電圧ＶＣＧは、第１高電圧ＶＣＧ１とともに上昇する（図１０（ｅ））。

図１０に示した動作では、放電期間ＤＣＰは、遅延回路等のタイミング回路を用いて設定されるため、温度マージンおよび回路マージンを考慮する必要があり、図８に比べて長くなる。高電圧ＶＣＧ１の生成開始タイミングは、放電期間ＤＣＰの終了後に設定されるため、図８に比べて遅くなる。また、ベリファイ動作ＶＲＦＹの開始時のコントロールゲート電圧ＶＣＧが第１高電圧ＶＣＧ１（５Ｖ）より高くなることを防止するために、第１スイッチＳＷ１のオン期間は、放電期間ＤＣＰと重複することなく設定される。これにより、プログラム動作ＰＧＭの完了からベリファイ動作ＶＲＦＹの開始までの時間は長くなり、書き込み動作時間は長くなる。特に、図１０の動作は、１回の書き込み動作中に複数回実施されるため、書き込み動作速度の低下の影響は大きい。また、コントロールゲート電圧ＶＣＧ上の電荷を接地電圧ＶＳＳまで放電するため、図８に比べて無駄な電流が消費される。

図１１は、図９に示した電圧制御回路２０Ａおよび電圧切替回路２６Ａの動作の別の例を示している。図８と同じ動作については、詳細な説明は省略する。図１１は、図８および図１０と同様に、メモリコア３０の書き込み動作において、プログラム動作ＰＧＭ後にベリファイ動作ＶＲＦＹを実施するときの動作を示している。第２電圧生成信号ＶＣＧ２ＧＥＮが低レベルに変化するまでの波形は、スイッチ制御信号ＳＷ１ＯＮがないことを除き図８と同じである。図１１は、図９に示した電圧制御回路２０Ａによる第１電圧生成信号ＶＣＧ１ＧＥＮの生成タイミングが早すぎる例を示している。例えば、図１１の波形は、図９に示した回路において、電源電圧が高く、動作温度が低いときに発生しやすい。

放電期間ＤＣＰが短いとき、第１スイッチＳＷ１は、コントロールゲート電圧ＶＣＧが第１高電圧ＶＣＧ１の既定値（例えば５Ｖ）まで低下する前にオンする（図１１（ａ））。コントロールゲート電圧ＶＣＧが高く、第１高電圧ＶＣＧ１が低いときに第１スイッチＳＷ１をオンすることは望ましくない。換言すれば、第１スイッチＳＷ１に形成されるトランジスタのソース、ドレイン間に高電圧が印加されている状態で第１スイッチＳＷ１をオンすることは、第１スイッチＳＷ１の信頼性を低下させる。

図３に示したように、コントロールゲート線ＶＣＧは、多数のセクタＳＥＣに配線され、寄生容量が大きい。これにより、コントロールゲート線ＶＣＧ上の電荷は、第１スイッチＳＷ１を介して第１高電圧線ＶＣＧ１に流入し、第１高電圧ＶＣＧ１は、レギュレータＲＧＬによる目標値（例えば５Ｖ）より高くなる（図１１（ｂ））。ベリファイ動作ＶＲＦＹが開始される前、第１高電圧線ＶＣＧ１から接地線ＶＳＳの放電経路（電流の消費経路）は、ブリーダ回路ＢＬＤ（高抵抗素子）のみである。このため、第１高電圧線ＶＣＧ１の電圧が目標値より高くなると、コントロールゲート電圧ＶＣＧが正常な値（例えば５Ｖ）になるまでの時間が掛かり、正しいベリファイ動作ＶＲＦＹを実施することができないおそれがある（図１１（ｃ））。

これに対して、図６の回路では、図８に示したように、第１スイッチＳＷ１は、コントロールゲート電圧ＶＣＧが第１高電圧ＶＣＧ１より低くなった後にオンする。このため、放電期間ＤＣＰが短いときにも、第１高電圧ＶＣＧ１が目標値より高くなることはなく、常に正しいベリファイ動作が実施できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、レベル比較器ＣＭＰ１を用いることで、放電回路２８による放電動作と第１電圧生成回路２２による第１高電圧ＶＣＧ１の生成動作を同時に実施できる。これにより、プログラム動作ＰＧＭの完了からコントロールゲート電圧ＶＣＧが第１高電圧ＶＣＧ１より低くなるまでの時間（すなわち、放電期間ＤＣＰ）を短縮でき、ベリファイ動作ＶＲＦＹを早く開始できる。この結果、半導体集積回路ＳＥＭの書き込み動作時間を短縮できる。特に、フローティングゲートを有するメモリセルＭＣの書き込み動作において、プログラム動作ＰＧＭとベリファイ動作ＶＲＦＹが繰り返し実施されるときに、書き込み動作時間を短縮でき、半導体集積回路ＳＥＭの性能を向上できる。

図１２は、別の実施形態における電圧制御回路２０Ｂの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧制御回路２０Ｂを除く構成は、図２と同様である。すなわち、電圧制御回路２０Ｂは、ＮＯＲ型のフラッシュメモリ等の半導体集積回路ＳＥＭに形成される。

電圧制御回路２０Ｂは、タイミング制御回路２１が図４と相違している。また、電圧制御回路２０Ｂは、図４に示した電圧制御回路２０にＮＯＲゲート、バッファ回路ＢＵＦ２およびフリップフロップ回路ＦＦ１を追加している。さらに、電圧制御回路２０Ｂのレベル比較器ＣＭＰ１は、正（＋）の入力端子でコントロールゲート電圧ＶＣＧを受け、負（−）の入力端子で第１高電圧ＶＣＧ１を受けている。なお、レベル比較器ＣＭＰ１は、電圧制御回路２０Ｂの外部に形成されてもよい。

タイミング制御回路２１は、プログラム制御信号ＰＧに応答するプログラム動作時に、低電圧モード信号ＬＭＯＤＥおよび他モード信号ＯＭＯＤＥを低レベルに設定する。タイミング制御回路２１は、プログラム制御信号ＰＧに応答するベリファイ動作時に低電圧モード信号ＬＭＯＤＥを高レベルに設定する。タイミング制御回路２１は、プログラム動作およびベリファイ動作のいずれも実行されないときに、他モード信号ＯＭＯＤＥを高レベルに設定する。

ＮＯＲゲートは、低電圧モード信号ＬＭＯＤＥおよび他モード信号ＯＭＯＤＥがともに低レベルのとき、すなわち、プログラム動作時に第２電圧生成信号ＶＣＧ２ＧＥＮを高レベルに活性化する。バッファ回路ＢＵＦ２は、低電圧モード信号ＬＭＯＤＥが高レベルのとき、すなわち、ベリファイ動作時に第１電圧生成信号ＶＣＧ１ＧＥＮを高レベルに活性化する。

レベル比較器ＣＭＰ１は、コントロールゲート電圧ＶＣＧが第１高電圧ＶＣＧ１より高いときに高レベルを出力し、コントロールゲート電圧ＶＣＧが第１高電圧ＶＣＧ１より低いときに低レベルを出力する。レベル比較器ＣＭＰ１は、第１電圧生成信号ＶＣＧ１ＧＥＮの活性化中に動作し、第１電圧生成信号ＶＣＧ１ＧＥＮの非活性化中に高レベルを出力する。このため、レベル比較器ＣＭＰ１は、図５に示したｐＭＯＳトランジスタＰＭ１の代わりに、ドレインが出力ノードＯＵＴ１に接続され、ソースが接地線ＶＳＳに接続されたｎＭＯＳトランジスタを有している。ｎＭＯＳトランジスタのゲートは、第１電圧生成信号ＶＣＧ１ＧＥＮの反転信号を受けている。フリップフロップ回路ＦＦ１は、レベル比較器ＣＭＰ１の低レベルの出力に応答してスイッチ制御信号ＳＷ１ＯＮを高レベルに活性化する。フリップフロップ回路ＦＦ１は、第１電圧生成信号ＶＣＧ１ＧＥＮの低レベルへの非活性化に応答してスイッチ制御信号ＳＷ１ＯＮを低レベルに非活性化する。

フリップフロップ回路ＦＦ１は、レベル比較器ＣＭＰ１によりコントロールゲート電圧ＶＣＧ＜第１高電圧ＶＣＧ１が最初に検出されたときに、スイッチ制御信号ＳＷ１ＯＮを高レベルに活性化する。その後、コントロールゲート電圧ＶＣＧと第１高電圧ＶＣＧ１のレベルが反転し、レベル検出器ＣＭＰ１の出力レベルが変化しても、フリップフロップ回路ＦＦ１の出力は変化しない。したがって、コントロールゲート電圧ＶＣＧと第１高電圧ＶＣＧ１がほぼ等しくなり、レベル比較器ＣＭＰ１の出力が不安定なときにも、スイッチ制御信号ＳＷ１ＯＮのレベルが繰り返し反転することを防止できる。なお、図１２に示した電圧制御回路１２Ｂの動作は、図８と同じである。

図１３は、図１２に示した電圧制御回路２０Ｂを有する半導体装置ＳＥＭにおけるコントロールゲート電圧ＶＣＧの生成動作の例を示している。他モード信号ＯＭＯＤＥおよび低電圧モード信号ＬＭＯＤＥがともに低レベルＬのとき、プログラム動作ＰＧＭを実施するために、第２電圧生成信号ＶＣＧ２ＧＥＮは高レベルＨに変化する。これにより、第２スイッチＳＷ２はオンし、コントロールゲート線ＶＣＧは第２高電圧線ＶＣＧ２に接続される。

他モード信号ＯＭＯＤＥが低レベルＬで、低電圧モード信号ＬＭＯＤＥが高レベルＨのとき、ベリファイ動作を実施するために、第１電圧生成信号ＶＣＧ１ＧＥＮは高レベルＨに変化し、放電イネーブル信号ＤＣＥＣは所定の期間高レベルＨに変化する。これにより、第１スイッチＳＷ１はオンし、コントロールゲート線ＶＣＧは第１高電圧線ＶＣＧ１に接続される。

他モード信号ＯＭＯＤＥが高レベルＨで、低電圧モード信号ＬＭＯＤＥが低レベルＬのとき、第１および第２電圧生成信号ＶＣＧ１ＧＥＮ、ＶＣＧ２ＧＥＮおよび放電イネーブル信号ＤＣＥＣは、全て低レベルに保持される。これにより、コントロールゲート線ＶＣＧと第１および第２高電圧線ＶＣＧ１、ＶＣＧ２との接続は解除される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、レベル検出器ＣＭＰ１と第１スイッチＳＷ１の間にフリップフロップ回路ＦＦ１を配置することで、レベル検出器ＣＭＰ１の動作中にスイッチ制御信号ＳＷ１ＯＮのレベルが繰り返し反転することを防止できる。この結果、第１スイッチＳＷ１が繰り返しオフすることを防止でき、コントロールゲート線ＶＣＧの電圧を迅速に第１高電圧ＶＣＧ１の目標値に設定できる。

図１４は、別の実施形態における電圧切替回路２０Ｃの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧制御回路２０Ｃを除く構成は、図２と同様である。すなわち、電圧制御回路２０Ｃは、ＮＯＲ型のフラッシュメモリ等の半導体集積回路ＳＥＭに形成される。

電圧制御回路２０Ｃは、図１２に示した電圧制御回路１２Ｂに抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を追加している。電圧制御回路１２Ｃのその他の構成は、図１２と同じである。抵抗Ｒ１、Ｒ２は、コントロールゲート線ＶＣＧと接地線ＶＳＳの間に配置されている。抵抗Ｒ１、Ｒ２の接続ノードＶＣＧＭからは分圧電圧ＶＣＧＭが生成される。抵抗Ｒ３、Ｒ４は、第１高電圧線ＶＣＧ１と接地線ＶＳＳの間に配置されている。抵抗Ｒ３、Ｒ４の接続ノードＶＣＧ１Ｍからは分圧電圧ＶＣＧ１Ｍが生成される。

例えば、抵抗Ｒ１、Ｒ２の抵抗比Ｒ１：Ｒ２および抵抗Ｒ３、Ｒ４の抵抗比Ｒ３：Ｒ４は、ともに”１”である。このため、分圧電圧ＶＣＧＭは、コントロールゲート電圧ＶＣＧの半分になり、分圧電圧ＶＣＧ１Ｍは、第１高電圧ＶＣＧ１の半分になる。これにより、レベル比較器ＣＭＰ１で比較する電圧を低くでき、レベル比較器ＣＭＰ１を高耐圧トランジスタで形成する必要がなくなる。例えば、レベル比較器ＣＭＰ１のトランジスタは、耐圧が低い薄いゲート絶縁膜を用いて形成可能になる。これにより、レベル比較器ＣＭＰ１を高速に動作でき、書き込み動作時間を短縮できる。また、レベル比較器ＣＭＰ１の回路規模を小さくできる。

なお、抵抗Ｒ１−Ｒ４およびレベル比較器ＣＭＰ１は、電圧制御回路２０Ｃの外部に形成されてもよい。また、抵抗Ｒ３、Ｒ４を高抵抗にすることで、抵抗Ｒ３、Ｒ４を図６および図９に示したブリーダ回路ＢＬＤの代わりに機能させることができる。この結果、ブリーダ回路ＢＬＤを不要にできる。

図１５は、図１４に示した電圧制御回路２０Ｃの動作の例を示している。図８と同じ動作については、詳細な説明は省略する。図１５は、図８と同様に、メモリコア３０の書き込み動作において、プログラム動作ＰＧＭ後にベリファイ動作ＶＲＦＹを実施するときの動作を示している。

この例では、図１４に示したレベル検出器ＣＭＰ１は、分圧電圧ＶＣＧＭ、ＶＣＧ１Ｍを比較する。そして、レベル検出器ＣＭＰ１は、分圧電圧ＶＣＧＭが分圧電圧ＶＣＧ１Ｍより低くなったときに低レベルを出力し、スイッチ制御信号ＳＷ１ＯＮを高レベルに活性化する（図１５（ａ、ｂ））。分圧電圧ＶＣＧＭ、ＶＣＧ１Ｍ以外の波形は、図８と同じである。

図１６は、図１４に示した電圧制御回路２０Ｃの動作の別の例を示している。図８および図１５と同じ動作については、詳細な説明は省略する。この例では、図１４に示した抵抗Ｒ１、Ｒ２の値は、Ｒ１＜Ｒ２に設定される。このため、分圧電圧ＶＣＧＭは、コントロールゲート電圧ＶＣＧの半分の値より高くなる（図１６（ａ））。なお、抵抗Ｒ１、Ｒ２の値の合計（Ｒ１＋Ｒ２）は図１５と同じである。抵抗Ｒ３、Ｒ４の値は、図１５と同じであり、互いに等しい。このため、分圧電圧ＶＣＧ１Ｍは、第１高電圧ＶＣＧ１の値の半分になる。すなわち、内部電圧ＶＣＧに対する分圧電圧ＶＣＧＭの比率は、第１高電圧ＶＣＧ１に対する分圧電圧ＶＣＧ１Ｍの比率に比べて高くなる。

この例では、レベル検出器ＣＭＰ１は、相対的に高い分圧電圧ＶＣＧＭを分圧電圧ＶＣＧ１Ｍと比較する。換言すれば、コントロールゲート線ＶＣＧの電圧が第1高電圧ＶＣＧ１より所定値だけ低くなったときに、第１スイッチＳＷ１はオンする。このため、第１スイッチＳＷ１がオンするタイミングは、図８および図１５よりも遅くなる（図１６（ｂ））。

図１６に示した一点鎖線は、図３のセクタＳＥＣ１５側（遠端側）のコントロールゲート線ＶＣＧの電圧を示している。放電回路２８が電圧制御回路２０に近い側（近端側）に配置されるとき、コントロールゲート線ＶＣＧの遠端側の電荷は、近端側に比べてゆっくり抜ける。このため、図８に示したように、コントロールゲート電圧ＶＣＧが第１高電圧ＶＣＧ１より低くなったときに第１スイッチＳＷ１をオンすると、コントロールゲート線ＶＣＧの遠端側の電圧は、第１高電圧ＶＣＧ１の目標値より高くなっているおそれがある。このとき、コントロールゲート線ＶＣＧの遠端側の電圧変化は、図１１と同様になり、遠端側に位置するセクタＳＥＣのベリファイ動作において、コントロールゲート電圧ＶＣＧが正常な値になるまでの時間が掛かってしまう。

分圧電圧ＶＣＧＭを相対的に高くすることにより、コントロールゲート線ＶＣＧの遠端側の電圧が第１高電圧ＶＣＧ１より低くなった後に第１スイッチＳＷ１をオンできる。これにより、図１１に示した問題が発生することを防止できる。なお、第１スイッチＳＷ１のオンタイミングは、分圧電圧ＶＣＧ１Ｍを相対的に低くすることによっても遅くできる。

図１７は、図１４に示した電圧制御回路２０Ｃの動作の別の例を示している。図８および図１５と同じ動作については、詳細な説明は省略する。この例では、図１４に示した抵抗Ｒ１、Ｒ２の値は、Ｒ１＞Ｒ２に設定される。このため、分圧電圧ＶＣＧＭは、コントロールゲート電圧ＶＣＧの半分の値より低くなる（図１７（ａ））。なお、抵抗Ｒ１、Ｒ２の値の合計（Ｒ１＋Ｒ２）は図１５と同じである。抵抗Ｒ３、Ｒ４の値は、図１５と同じであり、互いに等しい。このため、分圧電圧ＶＣＧ１Ｍは、第１高電圧ＶＣＧ１の値の半分になる。

この例では、レベル検出器ＣＭＰ１は、相対的に低い分圧電圧ＶＣＧＭを分圧電圧ＶＣＧ１Ｍと比較する。換言すれば、コントロールゲート線ＶＣＧの電圧と第1高電圧ＶＣＧ１との差が所定値まで近づいたときに、第１スイッチＳＷ１はオンする。このため、第１スイッチＳＷ１がオンするタイミングは、図８および図１５よりも早くなる（図１７（ｂ））。例えば、スイッチ制御信号ＳＷ１ＯＮの活性化タイミングは、コントロールゲート電圧ＶＣＧが第１高電圧ＶＣＧ１の目標値より僅かに低くなった後に、第１スイッチＳＷ１がオンするように設計される。第１スイッチＳＷ１が早くオンするため、放電期間ＤＣＰを短くでき、動作に寄与しない無駄な電流が消費されることを防止できる。また、書き込み動作時間を短縮できる。

第１スイッチＳＷ１がオンするとき、図１７に一点鎖線で示したコントロールゲート線ＶＣＧの遠端側の電圧は、第１高電圧ＶＣＧ１の目標値より僅かに高い（図１７（ｃ））。この例では、第１スイッチＳＷ１がオンした後、レギュレータＲＧＬの動作に加えて、コントロールゲート線ＶＣＧの遠端側から近端側への電荷の移動により、コントロールゲート電圧ＶＣＧを迅速に目標値（例えば５Ｖ）に設定できる（図１７（ｄ））。なお、第１スイッチＳＷ１のオンタイミングは、分圧電圧ＶＣＧ１Ｍを相対的に高くすることによっても早くできる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、レベル比較器ＣＭＰ１により、分圧電圧ＶＣＧＭ、ＶＣＧ１Ｍを比較することで、レベル比較器ＣＭＰ１を高速に動作するトランジスタを用いて形成でき、書き込み動作時間を短縮できる。

内部電圧ＶＣＧに対する分圧電圧ＶＣＧＭの比率を第１高電圧ＶＣＧ１に対する分圧電圧ＶＣＧ１Ｍの比率に比べて高くすることで、第１スイッチＳＷ１のオンタイミングを遅くできる。これにより、コントロールゲート線ＶＣＧの遠端側の電圧が第１高電圧ＶＣＧ１より低くなった後に第１スイッチＳＷ１をオンでき、ベリファイ動作ＶＲＦＹ時に、内部電圧ＶＣＧが第１高電圧ＶＣＧ１の目標値より高くなることを防止できる。さらに、抵抗Ｒ３、Ｒ４にブリーダ回路ＢＬＤの機能を持たせることで、ブリーダ回路ＢＬＤを不要にできる。

図１８は、別の実施形態における半導体集積回路ＳＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体集積回路ＳＥＭは、ＮＯＲ型のフラッシュメモリ等の不揮発性半導体メモリである。半導体集積回路ＳＥＭは、図２の電圧制御回路２０の代わりに電圧制御回路２０Ｄを有している。電圧制御回路２０Ｄの例は、図１９に示す。また、半導体集積回路ＳＥＭは、テスト端子ＴＥＳＴおよびテスト制御回路１０Ｄを有している。半導体集積回路ＳＥＭのその他の構成は、図２と同様である。

テスト制御回路１０Ｄは、プログラム回路ＰＧＭＣを有しており、プログラム回路ＰＧＭＣにプログラムされた値に応じてテスト制御信号ＴＭ０、ＴＭ１、ＴＭ２のいずれかを高レベルに設定する。例えば、プログラム回路ＰＧＭＣは、メモリセルＭＣと同様の不揮発性メモリセルを有している。すなわち、不揮発性メモリセルは、フローティングゲートを有するメモリトランジスタを有しており、メモリトランジスタの閾値電圧に応じて値を記憶する。なお、プログラム回路ＰＧＭＣは、テスト制御回路１０Ｄの外部に形成されてもよい。

テスト制御回路１０Ｄは、テスト端子ＴＥＳＴが所定のレベル（例えば、高レベル）に設定されるテストモード中に、外部端子を介して供給されるアドレス信号ＡＤに応じてテスト制御信号ＴＭ０−ＴＭ２の値を設定する。テストモード中、プログラム回路ＰＧＭＣにプログラムされている値はマスクされる。すなわち、テスト制御回路１０Ｄは、テストモード中、プログラム回路ＰＧＭＣのプログラム状態に拘わりなく、アドレス信号ＡＤに応じてテスト制御信号ＴＭ０−ＴＭ２を生成する。

図１９は、図１８に示した電圧制御回路２０Ｄの例を示している。電圧制御回路２０Ｄは、分圧電圧ＶＣＧＭ、ＶＣＧ１Ｍを生成するための抵抗が図１４と相違している。抵抗以外の構成は、図１４と同様である。

電圧制御回路２０Ｄは、コントロールゲート線ＶＣＧと接地線ＶＳＳの間に直列に接続された抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４と、第１高電圧線ＶＣＧ１と接地線ＶＳＳの間に直列に接続された抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４とを有している。分圧電圧ＶＣＧＭ１は、抵抗Ｒ３２、Ｒ３３の接続ノードから生成される。なお、抵抗Ｒ１１−Ｒ１４、Ｒ３１−Ｒ３４およびレベル比較器ＣＭＰ１は、電圧制御回路２０Ｄの外部に形成されてもよい。

抵抗Ｒ１１、Ｒ１２の接続ノードは、ｎＭＯＳトランジスタＮＭ１０を介して分圧ノードＶＣＧＭに接続されている。ｎＭＯＳトランジスタＮＭ１０のゲートは、テスト制御信号ＴＭ０を受けている。抵抗Ｒ１２、Ｒ１３の接続ノードは、ｎＭＯＳトランジスタＮＭ１１を介して分圧ノードＶＣＧＭに接続されている。ｎＭＯＳトランジスタＮＭ１１のゲートは、テスト制御信号ＴＭ１を受けている。抵抗Ｒ１３、Ｒ１４の接続ノードは、ｎＭＯＳトランジスタＮＭ１２を介して分圧ノードＶＣＧＭに接続されている。ｎＭＯＳトランジスタＮＭ１２のゲートは、テスト制御信号ＴＭ２を受けている。

この実施形態では、テスト制御信号ＴＭ０−ＴＭ２により、ｎＭＯＳトランジスタＮＭ１０−ＮＭ１２のいずれかがオンすることで、３種類の分圧電圧ＶＣＧＭを生成できる。例えば、３種類の分圧電圧ＶＣＧＭは、図１５、図１６および図１７に示した電圧である。すなわち、ｎＭＯＳトランジスタＮＭ１０−ＮＭ１２は、分圧電圧ＶＣＧＭの値を変更する分圧電圧変更回路として機能する。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、製造された半導体集積回路ＳＥＭの電気的特性に合わせて、第１スイッチＳＷ１のオンタイミングを最適に設定できる。

図２０は、別の実施形態における電圧制御回路２０Ｅの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧制御回路２０Ｅを除く構成は、図２と同様である。すなわち、電圧制御回路２０Ｅは、ＮＯＲ型のフラッシュメモリ等の半導体集積回路ＳＥＭに形成される。

この実施形態では、テスト制御信号ＴＭ０−ＴＭ２に応じて分圧電圧ＶＣＧ１Ｍを変更できる。抵抗以外の構成は、図１４および図１９と同様である。電圧制御回路２０Ｅは、コントロールゲート線ＶＣＧと接地線ＶＳＳの間に直列に接続された抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４と、第１高電圧線ＶＣＧ１と接地線ＶＳＳの間に直列に接続された抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４とを有している。なお、抵抗Ｒ１１−Ｒ１４、Ｒ３１−Ｒ３４およびレベル比較器ＣＭＰ１は、電圧制御回路２０Ｅの外部に形成されてもよい。

抵抗Ｒ３１、Ｒ３２の接続ノードは、ｎＭＯＳトランジスタＮＭ１０を介して分圧ノードＶＣＧ１Ｍに接続されている。ｎＭＯＳトランジスタＮＭ１０のゲートは、テスト制御信号ＴＭ０を受けている。抵抗Ｒ３２、Ｒ３３の接続ノードは、ｎＭＯＳトランジスタＮＭ１１を介して分圧ノードＶＣＧ１Ｍに接続されている。ｎＭＯＳトランジスタＮＭ１１のゲートは、テスト制御信号ＴＭ１を受けている。抵抗Ｒ３３、Ｒ３４の接続ノードは、ｎＭＯＳトランジスタＮＭ１２を介して分圧ノードＶＣＧ１Ｍに接続されている。ｎＭＯＳトランジスタＮＭ１２のゲートは、テスト制御信号ＴＭ２を受けている。

この実施形態では、テスト制御信号ＴＭ０−ＴＭ２により、ｎＭＯＳトランジスタＮＭ１０−ＮＭ１２のいずれかがオンすることで、３種類の分圧電圧ＶＣＧ１Ｍを生成できる。すなわち、ｎＭＯＳトランジスタＮＭ１０−ＮＭ１２は、分圧電圧ＶＣＧ１Ｍの値を変更する分圧電圧変更回路として機能する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２１は、別の実施形態における電圧制御回路２０Ｆの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧制御回路２０Ｆを除く構成は、図２と同様である。すなわち、電圧制御回路２０Ｆは、ＮＯＲ型のフラッシュメモリ等の半導体集積回路ＳＥＭに形成される。

電圧制御回路２０Ｆは、図１４に示した抵抗Ｒ１−Ｒ４の代わりにキャパシタＣ１−Ｃ４を有している。抵抗以外の構成は、図１４と同様である。なお、キャパシタＣ１−Ｃ４およびレベル比較器ＣＭＰ１は、電圧制御回路２０Ｆの外部に形成されてもよい。キャパシタＣ１、Ｃ２は、コントロールゲート線ＶＣＧと接地線ＶＳＳの間に配置されている。分圧電圧ＶＣＧＭは、キャパシタＣ１、Ｃ２の接続ノードから生成される。キャパシタＣ３、Ｃ４は、第１高電圧線ＶＣＧ１と接地線ＶＳＳの間に配置されている。分圧電圧ＶＣＧ１Ｍは、キャパシタＣ３、Ｃ４の接続ノードから生成される。

例えば、キャパシタＣ１−Ｃ４の容量値は全て等しく、キャパシタＣ１、Ｃ２の容量比Ｃ１：Ｃ２およびキャパシタＣ３、Ｃ４の容量比Ｃ３：Ｃ４は、ともに”１”である。このため、分圧電圧ＶＣＧＭは、コントロールゲート電圧ＶＣＧの半分になり、分圧電圧ＶＣＧ１Ｍは、第１高電圧ＶＣＧ１の半分になる。分圧電圧ＶＣＧＭ、ＶＣＧ１ＭをキャパシタＣ１−Ｃ４を用いて生成することで、分圧ノードＶＣＧＭを介してコントロールゲート線ＶＣＧから接地線ＶＳＳに流れるリーク電流をなくすことができる。また、分圧ノードＶＣＧ１Ｍを介して高電圧線ＶＣＧ１から接地線ＶＳＳに流れるリーク電流をなくすことができる。電圧制御回路２０Ｆの動作は、図１５と同様である。なお、電圧制御回路２０Ｆは、例えば、キャパシタＣ１、Ｃ２の容量比をＣ１＞Ｃ２にすることで、図１６と同様に動作させることができ、容量比をＣ１＜Ｃ２にすることで、図１７と同様に動作させることができる。キャパシタＣ１、Ｃ２の容量比を変える代わりに、キャパシタＣ３、Ｃ４の容量比を変えても図１６および図１７の動作を実現できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、分圧電圧ＶＣＧＭ、ＶＣＧ１ＭをキャパシタＣ１−Ｃ４を用いて生成することで、分圧電圧ＶＣＧＭ、ＶＣＧ１Ｍを生成する回路に流れるリーク電流をなくすことができる。

図２２は、別の実施形態における電圧制御回路２０Ｇの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧制御回路２０Ｇを除く構成は、テスト制御回路１０Ｄが異なることを除き、図１８と同様である。すなわち、電圧制御回路２０Ｇは、ＮＯＲ型のフラッシュメモリ等の半導体集積回路ＳＥＭに形成される。電圧制御回路２０Ｇは、分圧電圧ＶＣＧＭ、ＶＣＧ１Ｍを生成するためのキャパシタが図２１と相違している。キャパシタ以外の構成は、図２１と同様である。

電圧制御回路２０Ｇは、コントロールゲート線ＶＣＧと接地線ＶＳＳの間に直列に接続されたキャパシタＣ１、Ｃ２と、キャパシタＣ１０、Ｃ２０と、第１高電圧線ＶＣＧ１と接地線ＶＳＳの間にそれぞれ直列に接続されたキャパシタＣ３、Ｃ４およびキャパシタＣ３０、Ｃ４０を有している。分圧ノードＶＣＧ１Ｍは、キャパシタＣ３、Ｃ４の接続ノードおよびキャパシタＣ３０、Ｃ４０の接続ノードに接続されている。例えば、キャパシタＣ１−Ｃ４、Ｃ１０−Ｃ４０の容量値は全て等しい。このため、キャパシタＣ１、Ｃ２の容量比Ｃ１：Ｃ２およびキャパシタＣ３、Ｃ４の容量比Ｃ３：Ｃ４は、ともに”１”である。キャパシタＣ１０、Ｃ２０の容量比Ｃ１０：Ｃ２０およびキャパシタＣ３０、Ｃ４０の容量比Ｃ３０：Ｃ４０は、ともに”１”である。

分圧ノードＶＣＧＭは、キャパシタＣ１、Ｃ２の接続ノードに接続されている。キャパシタＣ１０は、一端が分圧ノードＶＣＧＭに接続され、他端がｎＭＯＳトランジスタＮＭ１３、ＮＭ１４を介してコントロールゲート線ＶＣＧまたは接地線ＶＳＳに接続される。キャパシタＣ２０は、一端が分圧ノードＶＣＧＭに接続され、他端がｎＭＯＳトランジスタＮＭ１５、ＮＭ１６を介してコントロールゲート線ＶＣＧまたは接地線ＶＳＳに接続される。なお、キャパシタＣ１−Ｃ４、Ｃ１０−Ｃ４０、ｎＭＯＳトランジスタＮＭ１３−ＮＭ１６およびレベル比較器ＣＭＰ１は、電圧制御回路２０Ｇの外部に形成されてもよい。

ｎＭＯＳトランジスタＮＭ１３は、ゲートでテスト制御信号ＴＭａを受け、ｎＭＯＳトランジスタＮＭ１４は、ゲートでテスト制御信号ＴＭａの反転信号を受けている。ｎＭＯＳトランジスタＮＭ１５は、ゲートでテスト制御信号ＴＭｂを受け、ｎＭＯＳトランジスタＮＭ１６は、ゲートでテスト制御信号ＴＭｂの反転信号を受けている。テスト制御信号ＴＭａ、ＴＭｂは、テスト制御回路１０Ｄ（図１８）内のプログラム回路ＰＧＭＣのプログラム状態に応じて生成され、あるいは、テストモード中にアドレス信号ＡＤに応じて生成される。

テスト制御信号ＴＭａが高レベルに設定され、テスト制御信号ＴＭｂが低レベルに設定されるとき、分圧ノードＶＣＧＭは、キャパシタＣ１、Ｃ１０を介してコントロールゲート線ＶＣＧに接続される。また、分圧ノードＶＣＧＭは、キャパシタＣ２、Ｃ２０を介して接地線ＶＳＳに接続される。容量比Ｃ１：Ｃ２＝Ｃ１０：Ｃ２０＝１であるため、分圧電圧ＶＣＧＭの値は、コントロールゲート電圧ＶＣＧの半分になる。容量比Ｃ３：Ｃ４＝Ｃ３０：Ｃ４０＝１であるため、分圧電圧ＶＣＧ１Ｍの値は、第１高電圧ＶＣＧ１の半分になる。このため、電圧制御回路２０Ｇの動作は、図１５と同じになる。なお、テスト制御信号ＴＭａが低レベルに設定され、テスト制御信号ＴＭｂが高レベルに設定されるとき、分圧電圧ＶＣＧＭの値は、コントロールゲート電圧ＶＣＧの半分になる。このため、電圧制御回路２０Ｇの動作は、図１５と同じになる。

テスト制御信号ＴＭａ、ＴＭｂがともに高レベルに設定されるとき、キャパシタＣ１、Ｃ１０、Ｃ２０はコントロールゲート線ＶＣＧに接続され、キャパシタＣ２は接地線ＶＳＳに接続される。これにより、分圧電圧ＶＣＧＭは、相対的に高くなり、電圧制御回路２０Ｇの動作は、図１６と同じになる。一方、テスト制御信号ＴＭａ、ＴＭｂがともに低レベルに設定されるとき、キャパシタＣ１はコントロールゲート線ＶＣＧに接続され、キャパシタＣ２、Ｃ１０、Ｃ２０は接地線ＶＳＳに接続される。これにより、分圧電圧ＶＣＧＭは、相対的に低くなり、電圧制御回路２０Ｇの動作は、図１７と同じになる。

このように、キャパシタＣ１０、Ｃ２０の接続先をテスト制御信号ＴＭａ、ＴＭｂに応じて切り替えることで、図１５、図１６および図１７に示したように、３種類の分圧電圧ＶＣＧＭを用いて電圧制御回路２０Ｇを動作させることができる。すなわち、ｎＭＯＳトランジスタＮＭ１３−ＮＭ１６は、分圧電圧ＶＣＧＭの値を変更する分圧電圧変更回路として機能する。これにより、製造された半導体集積回路ＳＥＭの電気的特性に合わせて、第１スイッチＳＷ１のオンタイミングを最適に設定できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２３は、別の実施形態における電圧制御回路２０Ｈの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧制御回路２０Ｈを除く構成は、テスト制御回路１０Ｄが異なることを除き、図１８と同様である。すなわち、電圧制御回路２０Ｈは、ＮＯＲ型のフラッシュメモリ等の半導体集積回路ＳＥＭに形成される。電圧制御回路２０Ｈは、分圧電圧ＶＣＧＭ、ＶＣＧ１Ｍを生成するためのキャパシタが図２２と相違している。キャパシタ以外の構成は、図２２と同様である。

電圧制御回路２０Ｇは、コントロールゲート線ＶＣＧと接地線ＶＳＳの間にそれぞれ直列に接続されたキャパシタＣ１、Ｃ２およびキャパシタＣ１０、Ｃ２０と、第１高電圧線ＶＣＧ１と接地線ＶＳＳの間に直列に接続されたキャパシタＣ３、Ｃ４と、キャパシタＣ３０、Ｃ４０とを有している。キャパシタＣ３０は、一端が分圧ノードＶＣＧ１Ｍに接続され、他端がｎＭＯＳトランジスタＮＭ１７、ＮＭ１８を介して第１高電圧線ＶＣＧ１または接地線ＶＳＳに接続される。キャパシタＣ４０は、一端が分圧ノードＶＣＧ１Ｍに接続され、他端がｎＭＯＳトランジスタＮＭ１９、ＮＭ２０を介して第１高電圧線ＶＣＧ１または接地線ＶＳＳに接続される。なお、キャパシタＣ１−Ｃ４、Ｃ１０−Ｃ４０、ｎＭＯＳトランジスタＮＭ１７−ＮＭ２０およびレベル比較器ＣＭＰ１は、電圧制御回路２０Ｈの外部に形成されてもよい。

キャパシタＣ１−Ｃ４、Ｃ１０−Ｃ４０の容量値は、図２２と同じである。このため、容量比Ｃ１：Ｃ２、Ｃ１０：Ｃ２０、Ｃ３：Ｃ４、Ｃ３０：Ｃ４０は、全て”１”である。この実施形態では、図２３と同様に、キャパシタＣ３０、Ｃ４０の接続先をテスト制御信号ＴＭａ、ＴＭｂに応じて切り替えることで、３種類の分圧電圧ＶＣＧ１Ｍを生成できる。すなわち、ｎＭＯＳトランジスタＮＭ１７−２０は、分圧電圧ＶＣＧ１Ｍの値を変更する分圧電圧変更回路として機能する。これにより、電圧制御回路２０Ｇを用いて、図１５、図１６および図１７に示した動作を実現できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２４は、別の実施形態における電圧制御回路２０Ｉの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧制御回路２０Ｉを除く構成は、テスト制御回路１０Ｄが異なることを除き、図１８と同様である。すなわち、電圧制御回路２０Ｉは、ＮＯＲ型のフラッシュメモリ等の半導体集積回路ＳＥＭに形成される。

電圧制御回路２０Ｉは、図２２に示したキャパシタＣ１、Ｃ１０、Ｃ２、Ｃ２０およびｎＭＯＳトランジスタＮＭ１３−ＮＭ１６と、図２３に示したキャパシタＣ３、Ｃ３０、Ｃ４、Ｃ４０およびｎＭＯＳトランジスタＮＭ１７−ＮＭ２０とを有している。なお、キャパシタＣ１−Ｃ４、Ｃ１０−Ｃ４０、ｎＭＯＳトランジスタＮＭ１３−ＮＭ２０およびレベル比較器ＣＭＰ１は、電圧制御回路２０Ｉの外部に形成されてもよい。

ｎＭＯＳトランジスタＮＭ１７−ＮＭ１８のゲートは、テスト制御信号ＴＭｃにより制御される。ｎＭＯＳトランジスタＮＭ１９−ＮＭ２０のゲートは、テスト制御信号ＴＭｃにより制御される。テスト制御信号ＴＭａ−ＴＭｄは、テスト制御回路１０Ｄ（図１８）内のプログラム回路ＰＧＭＣのプログラム状態に応じて生成され、あるいは、テストモード中にアドレス信号ＡＤに応じて生成される。電圧制御回路２０Ｉのその他の構成は、図２２と同様である。

この実施形態では、キャパシタＣ１０、Ｃ２０の接続先をテスト制御信号ＴＭａ、ＴＭｂに応じて切り替え、キャパシタＣ３０、Ｃ４０の接続先をテスト制御信号ＴＭｃ、ＴＭｄに応じて切り替えることで、３種類の分圧電圧ＶＣＧＭと、３種類の分圧電圧ＶＣＧ１Ｍを生成できる。すなわち、ｎＭＯＳトランジスタＮＭ１３−ＮＭ２０は、分圧電圧ＶＣＧＭ、ＶＣＧ１Ｍの値を変更する分圧電圧変更回路として機能する。この結果、製造された半導体集積回路ＳＥＭの電気的特性に合わせて、第１スイッチＳＷ１のオンタイミングをさらに最適に設定できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２５は、別の実施形態における電圧制御回路２０Ｊの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧制御回路２０Ｊを除く構成は、図６に示したブリーダ回路ＢＬＤがないことを除き、図２および図６と同様である。すなわち、電圧制御回路２０Ｊは、ＮＯＲ型のフラッシュメモリ等の半導体集積回路ＳＥＭに形成される。

電圧制御回路２０Ｊは、図２１に示したキャパシタＣ３、Ｃ４の代わりに、図１４に示した抵抗Ｒ３、Ｒ４を有している。電圧制御回路２０Ｊのその他の構成は、図２１と同じである。なお、抵抗Ｒ３−Ｒ４、キャパシタＣ１−Ｃ２およびレベル比較器ＣＭＰ１は、電圧制御回路２０Ｊの外部に形成されてもよい。抵抗Ｒ３、Ｒ４の抵抗値は高く、図６に示したブリーダ回路ＢＬＤの抵抗値とほぼ等しい。すなわち、抵抗Ｒ３、Ｒ４は、分圧電圧ＶＣＧ１Ｍを生成するだけでなく、ブリーダ回路ＢＬＤとしても機能する。この実施形態では、キャパシタＣ３、Ｃ４の容量比または抵抗Ｒ３、Ｒ４の抵抗比に応じて、複数種の分圧電圧ＶＣＧＭ、ＶＣＧ１Ｍを生成できる。図１５−図１７に示した動作を実現できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、キャパシタＣ１、Ｃ２により分圧電圧ＶＣＧＭを生成し、抵抗Ｒ３、Ｒ４にブリーダ回路ＢＬＤの機能を持たせることで、ブリーダ回路ＢＬＤを不要にでき、リーク電流を削減できる。

図２６は、別の実施形態における電圧制御回路２０Ｋの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧制御回路２０Ｋを除く構成は、図２と同様である。すなわち、電圧制御回路２０Ｋは、ＮＯＲ型のフラッシュメモリ等の半導体集積回路ＳＥＭに形成される。

電圧制御回路２０Ｋは、図１２に示したレベル比較器ＣＭＰ１とフリップフロップ回路ＦＦ１の間に遅延回路ＤＬＹを配置している。電圧制御回路２０Ｋのその他の構成は、図１２に示した電圧制御回路２０Ｂと同様である。なお、レベル比較器ＣＭＰ１および遅延回路ＤＬＹは、電圧制御回路２０Ｋの外部に形成されてもよい。

遅延回路ＤＬＹは、レベル比較器ＣＭＰ１の出力信号ＤＥＴの立ち下がりエッジを遅延時間Ｄ１だけ遅らせて、出力信号ＤＥＴＤとして出力する。これにより、フリップフロップ回路ＦＦ１は、コントロールゲート電圧ＶＣＧが第１高電圧ＶＣＧ１より低いことをレベル比較器ＣＭＰ１により検出されてから遅延時間Ｄ１後に、スイッチ制御信号ＳＷ１ＯＮを高レベルに設定する。

図２７は、図２６に示した電圧制御回路２０Ｋの動作の例を示している。図８および図１６と同じ動作については、詳細な説明は省略する。図２７示した波形は、出力信号ＤＥＴ、ＤＥＴＤを除き図１６と同様である。この例では、出力信号ＤＥＴの立ち下がりエッジから遅延時間Ｄ１後に出力信号ＤＥＴＤが生成され、スイッチ制御信号ＳＷ１ＯＮが高レベルに変化する(図２７(ａ))。すなわち、スイッチ制御信号ＳＷ１ＯＮの活性化タイミングは、遅延回路ＤＬＹにより遅れる。これにより、抵抗比や容量比により分圧電圧ＶＣＧＭまたはＶＣＧ１Ｍを生成することなく、スイッチ制御信号ＳＷ１ＯＮの出力タイミングを遅くできる。

なお、図２６に示したレベル比較器ＣＭＰ１で比較する電圧を下げるために、図１４および図２１に示したように、分圧電圧ＶＣＧＭ、ＶＣＧ１Ｍをレベル比較器ＣＭＰ１に供給してもよい。また、図１４および図２５に示したように、抵抗Ｒ３、Ｒ４を用いて分圧電圧ＶＣＧ１Ｍを生成することにより、図６に示したブリーダ回路ＢＬＤを削除できる。

また、図２に示した放電回路２８は、電圧制御回路２０および電圧切替回路２６から離れているメモリコア３０の端側（遠端側；図２の下側）のコントロールゲート線ＶＣＧに接続されてもよい。これにより、コントロールゲート線ＶＣＧにおいて、遠端側は放電速度が高くなり、電圧制御回路２０（レベル比較器ＣＭＰ１）および電圧切替回路２６（第１スイッチＳＷ１）に近い近端側は放電速度が低くなる。このとき、レベル比較器ＣＭＰ１は、放電速度の低いコントロールゲート電圧ＶＣＧを受けて動作するため、遅延回路ＤＬＹを配置することなく図２７に示した動作を実現できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、抵抗比や容量比により分圧電圧ＶＣＧＭまたはＶＣＧ１Ｍを生成することなく、スイッチ制御信号ＳＷ１ＯＮの出力タイミングを遅くできる。この結果、コントロールゲート電圧ＶＣＧを正常な値（例えば５Ｖ）に設定できる。

図２８は、上述した実施形態の半導体集積回路ＳＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。

例えば、ＳｏＣは、ＣＰＵ（コントローラ）、ＲＯＭ、周辺回路Ｉ／Ｏおよび上述した半導体集積回路ＳＥＭ（フラッシュメモリ）を有している。ＣＰＵ、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体集積回路ＳＥＭは、システムバスＳＢＵＳにより互いに接続されている。なお、ＣＰＵと半導体集積回路ＳＥＭの間にメモリコントローラを配置してもよい。

ＣＰＵは、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体集積回路ＳＥＭをアクセスするとともにシステム全体の動作を制御する。半導体集積回路ＳＥＭは、ＣＰＵからのアクセス要求に応じて、書き込み動作、読み出し動作および消去動作を実行する。なお、システムＳＹＳの最小構成は、ＣＰＵと半導体集積回路ＳＥＭである。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
第１高電圧が供給される第１高電圧線を内部電圧線に接続するために第１スイッチ制御信号の活性化に応じてオンする第１スイッチと、
前記第１高電圧を生成するために第１電圧生成信号の活性化に応じて動作する第１電圧生成回路と、
前記第１電圧生成信号の活性化に応じて動作し、前記第１高電圧と前記内部電圧線の電圧とを比較し、前記第１高電圧と前記内部電圧線の電圧との差が所定値になったときに前記第１スイッチ制御信号を活性化するレベル比較器と
を備えていることを特徴とする半導体集積回路。
（付記２）
前記第１高電圧より高い第２高電圧が供給される第２高電圧線を前記内部電圧線に接続するために第２スイッチ制御信号の活性化に応じてオンする第２スイッチと、
前記内部電圧線と接地線の間に配置され第３スイッチ制御信号の活性化に応じてオンする放電スイッチと、
前記内部電圧線の電圧を前記第２高電圧から前記第１高電圧に切り替える切替期間に、前記第２スイッチ制御信号を非活性化するとともに前記第１電圧生成信号および前記第３スイッチ制御信号を活性化し、前記第１スイッチ制御信号の活性化に応答して前記第３スイッチ制御信号を非活性化する電圧制御回路と
を備えていることを特徴とする付記１に記載の半導体集積回路。
（付記３）
前記第１高電圧を分圧して第１分圧電圧を生成する第１分圧回路と、
前記内部電圧線の電圧を分圧して第２分圧電圧を生成する第２分圧回路と
を備え、
前記レベル比較器は、前記第１分圧電圧を前記第１高電圧として受け、前記第２分圧電圧を前記内部電圧線の電圧として受け、前記第１分圧電圧と前記第２分圧電圧の差が所定値になったときに前記第１スイッチ制御信号を活性化すること
を特徴とする付記１または付記２に記載の半導体集積回路。
（付記４）
前記内部電圧線の電圧に対する前記第２分圧電圧の比率は、前記第１高電圧に対する前記第１分圧電圧の比率より高く設定されること
を特徴とする付記３に記載の半導体集積回路。
（付記５）
前記放電スイッチおよび前記レベル比較器は、前記第１スイッチから延在する前記内部電源線において、前記第１スイッチに近い側に接続されていること
を特徴とする付記３または付記４に記載の半導体集積回路。
（付記６）
前記第１電圧生成回路は、ドレインを電源線に接続し、ゲートで定電圧を受け、ソースを前記第１高電圧線に接続したｎＭＯＳトランジスタを有するレギュレータを備え、
前記第１分圧回路は、前記第１高電圧線と接地線の間に直列に接続された複数の抵抗を備えていること
を特徴とする付記３ないし付記４のいずれか１項に記載の半導体集積回路。
（付記７）
前記第１および第２分圧回路のいずれかに設けられ、テスト制御信号に応じて前記第１および第２分圧電圧のいずれかの値を変更する分圧電圧変更回路と、
プログラム状態に応じて前記テスト制御信号を所定のレベルに固定するプログラム回路と、
テストモード中に動作し、前記プログラム回路のプログラム状態に拘わりなく、半導体集積回路の外部から供給される信号に応じて前記テスト制御信号を生成するテスト制御回路と
を備えていることを特徴とする付記３ないし付記６のいずれか１項に記載の半導体集積回路。
（付記８）
前記レベル比較器と前記第１スイッチとの間に配置され、前記レベル比較器から前記第１スイッチに供給される前記第１スイッチ制御信号の活性化タイミングを遅らせる遅延回路を備えていることを特徴とする付記１ないし付記６のいずれか１項に記載の半導体集積回路。
（付記９）
コントロールゲートおよびフローティングゲートを有するメモリトランジスタを含む不揮発性のメモリセルと、
前記メモリセルにデータを書き込むときに、プログラム動作およびベリファイ動作を繰り返し実施する書き込み動作を制御する動作制御回路と
を備え、
前記内部電圧線の電圧は前記コントロールゲートに供給され、プログラム動作中に前記第２高電圧に設定され、前記ベリファイ動作中に前記第１高電圧に設定され、
前記レベル比較器は、前記プログラム動作から前記ベリファイ動作に切り替えられるときに動作すること
を特徴とする付記２ないし付記８のいずれか１項に記載の半導体集積回路。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０Ｄ‥テスト制御回路；１２‥コマンドデコーダ；１４‥動作制御回路；１６‥アドレスデコーダ；１８‥データ入出力回路；２０、２０Ａ−２０Ｋ‥電圧制御回路；２１‥タイミング制御回路；２２‥第１電圧生成回路；２４‥第２電圧生成回路；２６、２６Ａ‥電圧切替回路；２８‥放電回路；３０‥メモリコア；ＡＤＥＣ‥アドレスデコード信号；ＡＭＰ１‥アンプ；ＡＲＹ‥メモリセルアレイ；ＢＬ‥ビット線；ＢＬＤ‥ブリーダ回路；ＢＵＦ１、ＢＵＦ２‥バッファ回路；ＣＭＰ１、ＣＭＰ２‥レベル比較器；ＣＶＧＥＮ‥定電圧発生回路；ＤＣＥＮ‥放電イネーブル信号；ＤＬＹ‥遅延回路；ＤＴＲ‥分圧トランジスタ；ＥＲＳ‥消去制御信号；ＦＦ１‥フリップフロップ回路；ＬＭＯＤＥ‥低電圧モード信号；ＭＣ‥メモリセル；ＭＴ‥メモリトランジスタ；ＯＭＯＤＥ‥他モード信号；ＰＧ‥プログラム制御信号；ＲＤ‥読み出し制御信号；ＲＧＬ‥レギュレータ；ＳＥＣ‥セクタ；ＳＥＭ‥半導体集積回路；ＳＬ‥ソース線；ＳＳＷ‥セクタスイッチ；ＳＶＣＧ‥セクタコントロールゲート線；ＳＷ１‥第１スイッチ；ＳＷ２‥第２スイッチ；ＳＷ１ＯＮ‥第１スイッチ制御信号；ＳＹＳ‥システムＴＭ０−２、ＴＭａ、ＴＭｂ、ＴＭｃ、ＴＭｄ‥テスト制御信号；Ｖ１ＧＥＮ‥第１電圧生成回路；ＶＣＧ‥内部電圧線、コントロールゲート線；ＶＣＧ１‥第１高電圧線；ＶＣＧ１ＧＥＮ‥第１電圧生成信号；ＶＣＧ２‥第２高電圧線；ＶＣＧ２ＧＥＮ‥第２電圧生成信号；ＶＣＧＭ、ＶＣＧ１Ｍ‥分圧電圧；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線；ＷＬＤＲＶ‥ワード線ドライバ

Claims (6)

1. 第１高電圧が供給される第１高電圧線を内部電圧線に接続するために第１スイッチ制御信号の活性化に応じてオンする第１スイッチと、
   前記第１高電圧を生成するために第１電圧生成信号の活性化に応じて動作する第１電圧生成回路と、
   前記第１電圧生成信号の活性化に応じて動作し、前記第１高電圧と前記内部電圧線の電圧とを比較し、前記第１高電圧と前記内部電圧線の電圧との差が所定値になったときに前記第１スイッチ制御信号を活性化するレベル比較器と
   を備えていることを特徴とする半導体集積回路。
2. 前記第１高電圧より高い第２高電圧が供給される第２高電圧線を前記内部電圧線に接続するために第２スイッチ制御信号の活性化に応じてオンする第２スイッチと、
   前記内部電圧線と接地線の間に配置され第３スイッチ制御信号の活性化に応じてオンする放電スイッチと、
   前記内部電圧線の電圧を前記第２高電圧から前記第１高電圧に切り替える切替期間に、前記第２スイッチ制御信号を非活性化するとともに前記第１電圧生成信号および前記第３スイッチ制御信号を活性化し、前記第１スイッチ制御信号の活性化に応答して前記第３スイッチ制御信号を非活性化する電圧制御回路と
   を備えていることを特徴とする請求項１に記載の半導体集積回路。
3. 前記第１高電圧を分圧して第１分圧電圧を生成する第１分圧回路と、
   前記内部電圧線の電圧を分圧して第２分圧電圧を生成する第２分圧回路と
   を備え、
   前記レベル比較器は、前記第１分圧電圧を前記第１高電圧として受け、前記第２分圧電圧を前記内部電圧線の電圧として受け、前記第１分圧電圧と前記第２分圧電圧の差が所定値になったときに前記第１スイッチ制御信号を活性化すること
   を特徴とする請求項１または請求項２に記載の半導体集積回路。
4. 前記内部電圧線の電圧に対する前記第２分圧電圧の比率は、前記第１高電圧に対する前記第１分圧電圧の比率より高く設定されること
   を特徴とする請求項３に記載の半導体集積回路。
5. 前記放電スイッチおよび前記レベル比較器は、前記第１スイッチから延在する前記内部電圧線において、前記第１スイッチに近い側に接続されていること
   を特徴とする請求項３または請求項４に記載の半導体集積回路。
6. 前記レベル比較器と前記第１スイッチとの間に配置され、前記レベル比較器から前記第１スイッチに供給される前記第１スイッチ制御信号の活性化タイミングを遅らせる遅延回路を備えていることを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体集積回路。

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