JP2671772B2 - 液晶ディスプレイとその駆動方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタのス
イッチング素子とするアクティブマトリクス型液晶ディ
スプレイとその駆動方法に関する。
イッチング素子とするアクティブマトリクス型液晶ディ
スプレイとその駆動方法に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶ディスプレ
イを高画質化する方法の検討が進んでいる。なかでも本
発明と最も関係が深いのは「ゲートストレージ構造」と
「２ライン同時駆動法」である。
イを高画質化する方法の検討が進んでいる。なかでも本
発明と最も関係が深いのは「ゲートストレージ構造」と
「２ライン同時駆動法」である。
【０００３】ゲートストレージ構造についての詳細は、
古くは１９７３年１１月、アイ・イー・イー・イー・ト
ランザクションズ・オン・エレクトロン・デバイシズ、
第ＥＤ−２０巻、第１１号、ページ９９５〜１００１
（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥ
ＣＴＲＯＮ ＤＥＶＩＣＥＳ， ＶＯＬ．ＥＤ−２０，
ＮＯ．１１， ＮＯＶＥＭＢＥＲ １９７３）に述べら
れている。現在、これを利用した液晶ディスプレイが多
く商品化されている。
古くは１９７３年１１月、アイ・イー・イー・イー・ト
ランザクションズ・オン・エレクトロン・デバイシズ、
第ＥＤ−２０巻、第１１号、ページ９９５〜１００１
（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥ
ＣＴＲＯＮ ＤＥＶＩＣＥＳ， ＶＯＬ．ＥＤ−２０，
ＮＯ．１１， ＮＯＶＥＭＢＥＲ １９７３）に述べら
れている。現在、これを利用した液晶ディスプレイが多
く商品化されている。
【０００４】図５に示すように、これはゲート線走査回
路１６、ゲート線６、信号線駆動回路７、信号線８、薄
膜トランジスタ９、液晶の等価容量１０、対向電極１
１、蓄積容量１２等から構成される。この構造の特徴は
前段のゲート線６と薄膜トランジスタ９の画素側の電極
との間に蓄積容量１２を設け、画素容量を増大させるこ
とである。ゲート線にゲートパルスが加わるのはその線
が選択される間でけであり、直前のゲート線はほぼ１フ
ィールド時間一定電圧に保たれるためこのような動作が
可能となる。
路１６、ゲート線６、信号線駆動回路７、信号線８、薄
膜トランジスタ９、液晶の等価容量１０、対向電極１
１、蓄積容量１２等から構成される。この構造の特徴は
前段のゲート線６と薄膜トランジスタ９の画素側の電極
との間に蓄積容量１２を設け、画素容量を増大させるこ
とである。ゲート線にゲートパルスが加わるのはその線
が選択される間でけであり、直前のゲート線はほぼ１フ
ィールド時間一定電圧に保たれるためこのような動作が
可能となる。
【０００５】この構造の利点は、ゲート線を利用して蓄
積容量を作ることができるため面積利用効率がよく、液
晶ディスプレイにとって非常に重要な光に対する開口率
を大きくとることができることである。これ以外の方法
で蓄積容量を作るには別途蓄積容量線を設けることが必
要である。また、同じ開口率ならより大きな蓄積容量を
作ることができるため、ゲートパルスのフィードスルー
や液晶、薄膜トランジスタのリーク電流の影響を軽減す
る効果も大きくなる。
積容量を作ることができるため面積利用効率がよく、液
晶ディスプレイにとって非常に重要な光に対する開口率
を大きくとることができることである。これ以外の方法
で蓄積容量を作るには別途蓄積容量線を設けることが必
要である。また、同じ開口率ならより大きな蓄積容量を
作ることができるため、ゲートパルスのフィードスルー
や液晶、薄膜トランジスタのリーク電流の影響を軽減す
る効果も大きくなる。
【０００６】一方、２ライン同時駆動法については１９
８４年、エス・アイ・ディー８４、ダイジェスト、１
８．４、ページ３１６〜３１９（ＳＩＤ’８４ ＤＩＧ
ＥＳＴｐｐ．３１６−３１９，１９８４）や１９９０
年、エス・アイ・ディー９０、ダイジェスト、１７Ａ．
５、ヘージ３３８〜３４１（ＳＩＤ’９０ ＤＩＧＥＳ
Ｔ ｐｐ．３３８−３４１， １９９０）に報告されて
いる。
８４年、エス・アイ・ディー８４、ダイジェスト、１
８．４、ページ３１６〜３１９（ＳＩＤ’８４ ＤＩＧ
ＥＳＴｐｐ．３１６−３１９，１９８４）や１９９０
年、エス・アイ・ディー９０、ダイジェスト、１７Ａ．
５、ヘージ３３８〜３４１（ＳＩＤ’９０ ＤＩＧＥＳ
Ｔ ｐｐ．３３８−３４１， １９９０）に報告されて
いる。
【０００７】図６は一般的なアクティブマトリクス型の
液晶ディスプレイの構成を示したものである。２ライン
同時駆動用のゲート線走査回路１７がゲート線６を２ラ
インづつ駆動する。８〜１１は図５で説明した通りであ
る。この構成において２ライン同時駆動は図７のタイミ
ングチャートに示されるように行われる。即ち、奇数フ
ィールドでは（ｋ−１、Ｋ）、（Ｋ＋１、Ｋ＋２）…の
組がそれぞれ同時に駆動され、偶数フィールドでは１ゲ
ート線ずれて（ｋ−２、Ｋ−１）、（ｋ、ｋ＋１）、
（ｋ＋２、ｋ３）…の組が同時に駆動される。
液晶ディスプレイの構成を示したものである。２ライン
同時駆動用のゲート線走査回路１７がゲート線６を２ラ
インづつ駆動する。８〜１１は図５で説明した通りであ
る。この構成において２ライン同時駆動は図７のタイミ
ングチャートに示されるように行われる。即ち、奇数フ
ィールドでは（ｋ−１、Ｋ）、（Ｋ＋１、Ｋ＋２）…の
組がそれぞれ同時に駆動され、偶数フィールドでは１ゲ
ート線ずれて（ｋ−２、Ｋ−１）、（ｋ、ｋ＋１）、
（ｋ＋２、ｋ３）…の組が同時に駆動される。
【０００８】この方式の利点はノンインターレースの形
をとりながら、ゲート線にかける選択パルスの幅を倍に
できるということである。パルス幅が広がれば薄膜トラ
ンジスタによる信号電圧の書き込み動作に余裕を持たせ
ることができるし、周辺駆動回路の周波数も下げること
ができる。薄膜トランジスタの能力が足りない場合や、
走査線の数が多い場合に非常に有利である。また、ノン
インターレースであるため解像度が高く、フリッカーが
小さいという利点もある。
をとりながら、ゲート線にかける選択パルスの幅を倍に
できるということである。パルス幅が広がれば薄膜トラ
ンジスタによる信号電圧の書き込み動作に余裕を持たせ
ることができるし、周辺駆動回路の周波数も下げること
ができる。薄膜トランジスタの能力が足りない場合や、
走査線の数が多い場合に非常に有利である。また、ノン
インターレースであるため解像度が高く、フリッカーが
小さいという利点もある。
【０００９】
【発明が解決しようとする課題】このように、ゲートス
トレージ構造、２ライン同時駆動法はそれぞれ画質向上
に大きな役割を果たすが、これらは同時に実現できない
という大きな問題がある。例えば、図５に示したゲート
ストレージ構造の液晶ディスプレイに２ライン同時駆動
法を適用した場合を考えてみる。図において、ｋ，ｋ＋
１のゲート線が同時に選択されたとする。この時ｋ−１
のゲート線が既に信号の書き込み動作を終えて一定電位
となっているため問題はない。しかし、ｋとｋ＋１では
ｋの電位がｋ＋１と同期して高電位から低電位に変化す
るために、ｋのゲート線の電圧の変化がｋ＋１のゲート
線につながる薄膜トランジスタとｋのゲート線の間にあ
る蓄積容量に及んで画素電位を変化させてしまうのであ
る。一般に蓄積容量１２は液晶の等価容量１０と同程度
かあるいは大きいため、この影響は無視できないほど大
きい。従って、これら２方式を同時に実行しようとする
とほとんど正常な表示を得ることはできない。このよう
に従来技術では高画質化に大きな利点を持つ２つの方式
が同時には実現できないのである。
トレージ構造、２ライン同時駆動法はそれぞれ画質向上
に大きな役割を果たすが、これらは同時に実現できない
という大きな問題がある。例えば、図５に示したゲート
ストレージ構造の液晶ディスプレイに２ライン同時駆動
法を適用した場合を考えてみる。図において、ｋ，ｋ＋
１のゲート線が同時に選択されたとする。この時ｋ−１
のゲート線が既に信号の書き込み動作を終えて一定電位
となっているため問題はない。しかし、ｋとｋ＋１では
ｋの電位がｋ＋１と同期して高電位から低電位に変化す
るために、ｋのゲート線の電圧の変化がｋ＋１のゲート
線につながる薄膜トランジスタとｋのゲート線の間にあ
る蓄積容量に及んで画素電位を変化させてしまうのであ
る。一般に蓄積容量１２は液晶の等価容量１０と同程度
かあるいは大きいため、この影響は無視できないほど大
きい。従って、これら２方式を同時に実行しようとする
とほとんど正常な表示を得ることはできない。このよう
に従来技術では高画質化に大きな利点を持つ２つの方式
が同時には実現できないのである。
【００１０】本発明の目的は上記従来型の欠点を除去せ
しめ、ゲートストレージ構造と２ライン同時駆動方式を
同時に実現する構造、方式を与えるものである。
しめ、ゲートストレージ構造と２ライン同時駆動方式を
同時に実現する構造、方式を与えるものである。
【００１１】
【課題を解決するための手段】本発明によれば、液晶セ
ルとトランジスタスイッチと蓄積容量から構成される単
位画素をマトリクス状に配置してなるアクティブマトリ
クス型の液晶ディスプレイにおいて、蓄積容量がトラン
ジスタとトランジスタを駆動するゲート線の一行前のゲ
ート線との間に設けられ、ゲート線を駆動するゲート走
査回路が隣り合うゲート線を２本同時に駆動し、しかも
独立にそれぞれのゲートパルス幅を制御する機能を有す
ることを特徴とする液晶ディスプレイが得られる。ま
た、この液晶ディスプレイにおいて、ゲート線走査回路
により隣り合うゲート線を２本づつ、しかも奇数、偶数
フィールドで同時に駆動するペアをずらして駆動し、な
おかつ同時に駆動するゲート線のうち走査方向に対して
後よりのゲート線へ加えるゲートパルスを先よりのゲー
ト線に加えるゲートパルスよりも早くオフ状態にするこ
とを特徴とする液晶ディスプレイの駆動方法が得られ
る。
ルとトランジスタスイッチと蓄積容量から構成される単
位画素をマトリクス状に配置してなるアクティブマトリ
クス型の液晶ディスプレイにおいて、蓄積容量がトラン
ジスタとトランジスタを駆動するゲート線の一行前のゲ
ート線との間に設けられ、ゲート線を駆動するゲート走
査回路が隣り合うゲート線を２本同時に駆動し、しかも
独立にそれぞれのゲートパルス幅を制御する機能を有す
ることを特徴とする液晶ディスプレイが得られる。ま
た、この液晶ディスプレイにおいて、ゲート線走査回路
により隣り合うゲート線を２本づつ、しかも奇数、偶数
フィールドで同時に駆動するペアをずらして駆動し、な
おかつ同時に駆動するゲート線のうち走査方向に対して
後よりのゲート線へ加えるゲートパルスを先よりのゲー
ト線に加えるゲートパルスよりも早くオフ状態にするこ
とを特徴とする液晶ディスプレイの駆動方法が得られ
る。
【００１２】
【実施例】次に、本発明について図面を参照しながら説
明する。図１に本発明の第１の実施例の液晶ディスプレ
イの構成を示す。この実施例においては、ゲート線走査
回路１は左右に分けて配置され、それぞれ奇数、偶数番
目のゲート線を駆動する。ゲート線走査回路１の内部
は、シフトレジスタ２から出た走査信号がＡＮＤ回路３
を通りバッファ５を介してゲート線６に出力されるよう
になっている。ここで４はゲートイネーブル信号線であ
り、これとＡＮＤ回路３とでゲートパルスの幅をコント
ロールしている。画素部は図に示すようにゲートストレ
ージ型となっている。各要素は前述した通りである。
明する。図１に本発明の第１の実施例の液晶ディスプレ
イの構成を示す。この実施例においては、ゲート線走査
回路１は左右に分けて配置され、それぞれ奇数、偶数番
目のゲート線を駆動する。ゲート線走査回路１の内部
は、シフトレジスタ２から出た走査信号がＡＮＤ回路３
を通りバッファ５を介してゲート線６に出力されるよう
になっている。ここで４はゲートイネーブル信号線であ
り、これとＡＮＤ回路３とでゲートパルスの幅をコント
ロールしている。画素部は図に示すようにゲートストレ
ージ型となっている。各要素は前述した通りである。
【００１３】図２は図１の回路におけるタイミングチャ
ートを示している。この図２と従来例の図７を比較すれ
ば明らかなように、本発明においては同時に選択される
ゲート線のうちゲート線の順番が若い方のゲートパルス
が早く低電圧レベルに下がるという特徴を持っている。
このようにすればゲートストレージ構造にとって重要な
前段のゲートが一定電圧レベルにあるという条件を満た
すことが可能となる。従って、ゲートストレージ構造
で、２ライン同時駆動方式を実現できるわけである。
ートを示している。この図２と従来例の図７を比較すれ
ば明らかなように、本発明においては同時に選択される
ゲート線のうちゲート線の順番が若い方のゲートパルス
が早く低電圧レベルに下がるという特徴を持っている。
このようにすればゲートストレージ構造にとって重要な
前段のゲートが一定電圧レベルにあるという条件を満た
すことが可能となる。従って、ゲートストレージ構造
で、２ライン同時駆動方式を実現できるわけである。
【００１４】図１に示したゲート線走査回路では、走査
回路を左右に分けているので、それぞれのゲート線走査
回路のシフトレジスタへのスタートパルスを奇数フィー
ルドと偶数フィールドでずらすことによって簡単に２ラ
イン同時駆動方式のパルスが得られる。また、ゲートイ
ネーブル信号とＡＮＤ回路によるゲートパルス幅のコン
トロールを奇数フィールド、偶数フィールドで決まった
一方の回路に加えることによって本発明の駆動方法を実
現している。これを実際に多結晶シリコン薄膜トランジ
スタを用いた１２８０ｘ１０２４ｘ３画素の液晶ディス
プレイに応用し、ゲートパルス幅３０μｓｅｃ、ゲート
パルスを早期にオフする時間を５μｓｅｃとして駆動し
たところ、正常な表示を得ることができた。
回路を左右に分けているので、それぞれのゲート線走査
回路のシフトレジスタへのスタートパルスを奇数フィー
ルドと偶数フィールドでずらすことによって簡単に２ラ
イン同時駆動方式のパルスが得られる。また、ゲートイ
ネーブル信号とＡＮＤ回路によるゲートパルス幅のコン
トロールを奇数フィールド、偶数フィールドで決まった
一方の回路に加えることによって本発明の駆動方法を実
現している。これを実際に多結晶シリコン薄膜トランジ
スタを用いた１２８０ｘ１０２４ｘ３画素の液晶ディス
プレイに応用し、ゲートパルス幅３０μｓｅｃ、ゲート
パルスを早期にオフする時間を５μｓｅｃとして駆動し
たところ、正常な表示を得ることができた。
【００１５】図３は本発明の駆動方法の別の実施例であ
る。上述したように同時に選択されるゲート線ペアのゲ
ート線番号の若い方を早く低電圧レベルに下げることが
本発明のポイントである。従って、図の様にゲートパル
ス幅を同一にして、ゲート線番号の大きい方のパルスの
立上がりを遅らせても同じ効果を得ることができる。こ
のように２つのパルスは必ずしも同時に立ち下がる必要
はない。同時である期間が長ければ２ライン同時駆動法
の利点を生かすことができる。
る。上述したように同時に選択されるゲート線ペアのゲ
ート線番号の若い方を早く低電圧レベルに下げることが
本発明のポイントである。従って、図の様にゲートパル
ス幅を同一にして、ゲート線番号の大きい方のパルスの
立上がりを遅らせても同じ効果を得ることができる。こ
のように２つのパルスは必ずしも同時に立ち下がる必要
はない。同時である期間が長ければ２ライン同時駆動法
の利点を生かすことができる。
【００１６】図４は本発明の液晶ディスプレイのゲート
走査回路の別の実施例を示している。この例ではゲート
走査回路を片側にまとめている。このシフトレジスタ２
から出た走査信号１３は図のように直接ＡＮＤ回路３に
入るものとスィッチ１４を通ってＡＮＤ回路３に入るも
のに分岐し、バッファ５を介してゲート線６に出力され
る。ゲートイネーブル制御回路１５から出たゲートイネ
ーブル信号４ａ，ｂはそれぞれ偶数、奇数番目のＡＮＤ
回路に入り、ゲートパルスの幅をコントロールする。こ
の回路のポイントは１４のスイッチで、各フィールド毎
に１４ａ，１４ｂはそれぞれ排他的にかつ全スイッチ同
時にオン・オフを行う。このようにすることで奇数、偶
数フィールドで選択するゲート線のペアをずらすことが
できる。
走査回路の別の実施例を示している。この例ではゲート
走査回路を片側にまとめている。このシフトレジスタ２
から出た走査信号１３は図のように直接ＡＮＤ回路３に
入るものとスィッチ１４を通ってＡＮＤ回路３に入るも
のに分岐し、バッファ５を介してゲート線６に出力され
る。ゲートイネーブル制御回路１５から出たゲートイネ
ーブル信号４ａ，ｂはそれぞれ偶数、奇数番目のＡＮＤ
回路に入り、ゲートパルスの幅をコントロールする。こ
の回路のポイントは１４のスイッチで、各フィールド毎
に１４ａ，１４ｂはそれぞれ排他的にかつ全スイッチ同
時にオン・オフを行う。このようにすることで奇数、偶
数フィールドで選択するゲート線のペアをずらすことが
できる。
【００１７】図４は図２における奇数フィールドのパル
スを出力する状態を示している。例えば、ｎ−２の出力
がｋ−２となり、ｎ−１の出力がｋ−１、ｋに、ｎの出
力がｋ＋１、ｋ＋２となって２ライン同時に選択され
る。ｋ−１、ｋ＋１、ｋ＋３…のパルス幅の変調はゲー
トパルスをオフにする期間４ａのゲートイネーブル信号
線のレベルを０の状態にすることによって実現してい
る。
スを出力する状態を示している。例えば、ｎ−２の出力
がｋ−２となり、ｎ−１の出力がｋ−１、ｋに、ｎの出
力がｋ＋１、ｋ＋２となって２ライン同時に選択され
る。ｋ−１、ｋ＋１、ｋ＋３…のパルス幅の変調はゲー
トパルスをオフにする期間４ａのゲートイネーブル信号
線のレベルを０の状態にすることによって実現してい
る。
【００１８】偶数フィールドでは１４ａ、１４ｂが切り
替わりｎ−２の出力がｋ−２、ｋ−１、ｎ−１の出力が
ｋ、ｋ＋１、ｎの出力がｋ＋２、ｋ＋３…となって２ラ
イン同時駆動を行う。このときｋ−２、ｋ、ｋ＋２…に
パルス変調をかけるのは４ｂのゲートイネーブル信号線
である。
替わりｎ−２の出力がｋ−２、ｋ−１、ｎ−１の出力が
ｋ、ｋ＋１、ｎの出力がｋ＋２、ｋ＋３…となって２ラ
イン同時駆動を行う。このときｋ−２、ｋ、ｋ＋２…に
パルス変調をかけるのは４ｂのゲートイネーブル信号線
である。
【００１９】また、図３のタイミングチャートのパルス
も図４の回路の４ａ、４ｂのゲートイネーブル信号線を
使って同様に実現できる。本発明のゲート線走査回路は
他にも色々な方法で実現できる。なお、図はゲート走査
回路やデータ線駆動回路が駆動用のＩＣであるかのよう
に描かれているが、これらは薄膜トランジスタで構成さ
れるものであってもかまわない。コスト、デバイスサイ
ズの点では薄膜トランジスタで構成するほうが有利であ
る。
も図４の回路の４ａ、４ｂのゲートイネーブル信号線を
使って同様に実現できる。本発明のゲート線走査回路は
他にも色々な方法で実現できる。なお、図はゲート走査
回路やデータ線駆動回路が駆動用のＩＣであるかのよう
に描かれているが、これらは薄膜トランジスタで構成さ
れるものであってもかまわない。コスト、デバイスサイ
ズの点では薄膜トランジスタで構成するほうが有利であ
る。
【００２０】
【発明の効果】以上、説明したように本発明によれば、
ゲートストレージ構造と２ライン同時駆動方式を同時に
実現でき、結果として、開口率が高く、雑音に強く、薄
膜トランジスタの性能ばらつきや特性値のマージンが大
きく、高解像度でフリッカーのない、高画質な液晶ディ
スプレイを得ることができる。
ゲートストレージ構造と２ライン同時駆動方式を同時に
実現でき、結果として、開口率が高く、雑音に強く、薄
膜トランジスタの性能ばらつきや特性値のマージンが大
きく、高解像度でフリッカーのない、高画質な液晶ディ
スプレイを得ることができる。
【図１】本発明の液晶ディスプレイの一実施例の構成図
である。
である。
【図２】本発明の駆動方法の一実施例のタイミングチャ
ートである。
ートである。
【図３】本発明の駆動方法の他の実施例のタイミングチ
ャートである。
ャートである。
【図４】本発明の液晶ディスプレイの一実施例の駆動回
路部の構成を示す図である。
路部の構成を示す図である。
【図５】ゲートストレージ構造の液晶ディスプレイの構
成図である。
成図である。
【図６】従来型の液晶ディスプレイの構成図である。
【図７】２ライン同時駆動方式のタイミングチャートで
ある。
ある。
１ ゲート線走査回路 ２ シフトレジスタ ３ ＡＮＤ回路 ４ ゲートイネーブル信号線 ５ バッファ ６ ゲート線 ７ 信号線駆動回路 ８ 信号線 ９ 薄膜トランジスタ １０ 液晶の等価容量 １１ 対向電極 １２ 蓄積容量 １３ 走査線 １４ スイッチ １５ ゲートイネーブル制御回路
Claims (2)
- 【請求項１】 液晶セルとトランジスタスイッチと蓄積
容量から構成される単位画素をマトリクス状に配置して
なるアクティブマトリクス型の液晶ディスプレイにおい
て、前記蓄積容量がｎ番目のゲート線につながるトラン
ジスタの画素電極側の端子とｎ−１番目のゲート線との
間に設けられ、前記ゲート線を駆動するゲート線走査回
路が隣り合うゲート線を２本同時に選択し、しかも独立
にそれぞれのゲートパルス幅をイネーブル信号により制
御する機能を有することを特徴とする液晶ディスプレ
イ。 - 【請求項２】 請求項１に記載の液晶ディスプレイにお
いて、ゲート線走査回路により隣り合うゲート線を２本
づつ、しかも奇数、偶数フィールドで同時に駆動するペ
アをずらして駆動し、なおかつ同時に駆動するゲート線
のうち走査方向に対して後よりのゲート線へ加えるゲー
トパルスを先よりのゲート線に加えるゲートパルスより
も早くオフ状態とし、しかもこのとき同時にオンしてい
たゲート以外のゲートがオン状態にないことを特徴とす
る液晶ディスプレイの駆動方法。
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