JP2607799B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JP2607799B2 JP2607799B2 JP4059565A JP5956592A JP2607799B2 JP 2607799 B2 JP2607799 B2 JP 2607799B2 JP 4059565 A JP4059565 A JP 4059565A JP 5956592 A JP5956592 A JP 5956592A JP 2607799 B2 JP2607799 B2 JP 2607799B2
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
- Hardware Redundancy (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はメモリ装置に関し、特に
メモリチツプ及びメモリ装置について、欠陥をもつメモ
リセルを修正するための冗長要素をもつメモリ装置に適
用して好適なものである。
メモリチツプ及びメモリ装置について、欠陥をもつメモ
リセルを修正するための冗長要素をもつメモリ装置に適
用して好適なものである。
【０００２】
【従来の技術】製造されるメモリチツプの大きさが大規
模になるに応じて各チツプ上の最小微細構成要素の大き
さが小さくなるに従つて、チツプ製造者にとつて歩留り
が重大な問題となつてきた。
模になるに応じて各チツプ上の最小微細構成要素の大き
さが小さくなるに従つて、チツプ製造者にとつて歩留り
が重大な問題となつてきた。
【０００３】歩留りを向上させるために、一段と清浄か
つ振動対策がなされた製造設備が設置され、特別の大量
生産技術が適用されてきた。
つ振動対策がなされた製造設備が設置され、特別の大量
生産技術が適用されてきた。
【０００４】同じ目的でオン−チツプ冗長化技術が用い
られる。この冗長化技術は、オン−チツプ「余剰」回路
（すなわちチツプに搭載された余剰回路）を用意し、装
置化し製造する技術が含まれ、このオン−チツプ余剰回
路は必要に応じて、オン−チツプ「基本」回路（すなわ
ちチツプに搭載された基本回路）により実行される標準
的機能を代行する。その必要性は、基本回路の一部が製
造時の欠陥によつて影響を受け、かつチツプ全体の機能
から分離し得る１又は２以上の機能を実行できないこと
が分かつた（製造後の広範囲に亘るテストにより）とき
に、生ずる。その後余剰回路を使用できるようすること
により、基本回路の欠陥部分と機能的に入れ換えて当該
欠陥を修正する。
られる。この冗長化技術は、オン−チツプ「余剰」回路
（すなわちチツプに搭載された余剰回路）を用意し、装
置化し製造する技術が含まれ、このオン−チツプ余剰回
路は必要に応じて、オン−チツプ「基本」回路（すなわ
ちチツプに搭載された基本回路）により実行される標準
的機能を代行する。その必要性は、基本回路の一部が製
造時の欠陥によつて影響を受け、かつチツプ全体の機能
から分離し得る１又は２以上の機能を実行できないこと
が分かつた（製造後の広範囲に亘るテストにより）とき
に、生ずる。その後余剰回路を使用できるようすること
により、基本回路の欠陥部分と機能的に入れ換えて当該
欠陥を修正する。
【０００５】余剰回路の実装規模を選択することは重要
である。この実装規模は、製造上の歩留りが明らかにチ
ツプの全領域に依存しているときは、チツプの余剰領域
を意味する。余剰回路及び余剰領域が大きくなれば、一
段と多くの基本回路内の欠陥を補正し得るが、これと同
時に余剰領域内の製造上の欠陥となる機会が一段と増加
する。
である。この実装規模は、製造上の歩留りが明らかにチ
ツプの全領域に依存しているときは、チツプの余剰領域
を意味する。余剰回路及び余剰領域が大きくなれば、一
段と多くの基本回路内の欠陥を補正し得るが、これと同
時に余剰領域内の製造上の欠陥となる機会が一段と増加
する。
【０００６】冗長化技術は従来の周知の技術であり、例
えば米国特許第３，７５３，２４４号、又は「ＩＢＭ技
術公開報告」１９９０年、１月発行、第３２巻、第８Ａ
号、７５及び７６頁、「冗長ワードラインアドレシング
に対する冗長／標準クロツク発生」に見ることができ
る。当該冗長化技術は、行（ロウ）及び列（カラム）内
に組織化された多数のメモリセルから構成され、セルの
内容を読み出すアドレスデコード手段か又はセルの内容
を書き込むアドレスデコード手段のいずれかの手段を介
して選択できるメモリアレイを基本的に特徴づけるメモ
リチツプ及びメモリ装置に適用される。
えば米国特許第３，７５３，２４４号、又は「ＩＢＭ技
術公開報告」１９９０年、１月発行、第３２巻、第８Ａ
号、７５及び７６頁、「冗長ワードラインアドレシング
に対する冗長／標準クロツク発生」に見ることができ
る。当該冗長化技術は、行（ロウ）及び列（カラム）内
に組織化された多数のメモリセルから構成され、セルの
内容を読み出すアドレスデコード手段か又はセルの内容
を書き込むアドレスデコード手段のいずれかの手段を介
して選択できるメモリアレイを基本的に特徴づけるメモ
リチツプ及びメモリ装置に適用される。
【０００７】上述の２つの文献によつて教示された冗長
回路をもつ一般的なメモリ装置を図６に示す。メモリア
レイそれ自身は図示しないが、バス１０３に入力するア
ドレスの論理値に従つて、メモリアレイ内のカラムを選
択するアドレスデコード手段も図示していない。しかし
バス１０２に入力するアドレスＡ０、Ａ１……Ａｎの論
理値に従つて、メモリアレイ内のロウ用リードＲ１ない
しＲ２（ｎ＋１）（ｎは正の整数）のうちの１つを選択
するアドレスデコード手段（１００）を図示する。当業
者には周知のように、駆動信号がロウに対応するリード
に与えられたときロウが選択され、その内容を読み出す
か又は書き込む当該ロウ内のメモリセルをアクセスする
ことができる。従つて「ロウの選択」及び「リードの駆
動信号」という表現は以下の記述においては同じ意味に
用いられ、符号「Ｒ１ないしＲ２（ｎ＋１）」はロウ及
び当該ロウに対応するリードに同様に適用される。
回路をもつ一般的なメモリ装置を図６に示す。メモリア
レイそれ自身は図示しないが、バス１０３に入力するア
ドレスの論理値に従つて、メモリアレイ内のカラムを選
択するアドレスデコード手段も図示していない。しかし
バス１０２に入力するアドレスＡ０、Ａ１……Ａｎの論
理値に従つて、メモリアレイ内のロウ用リードＲ１ない
しＲ２（ｎ＋１）（ｎは正の整数）のうちの１つを選択
するアドレスデコード手段（１００）を図示する。当業
者には周知のように、駆動信号がロウに対応するリード
に与えられたときロウが選択され、その内容を読み出す
か又は書き込む当該ロウ内のメモリセルをアクセスする
ことができる。従つて「ロウの選択」及び「リードの駆
動信号」という表現は以下の記述においては同じ意味に
用いられ、符号「Ｒ１ないしＲ２（ｎ＋１）」はロウ及
び当該ロウに対応するリードに同様に適用される。
【０００８】従つてアドレスデコード手段１００におい
て、２（ｎ＋１）個の同じ構成の駆動回路１０１を識別
することができ、これはリードＲ１ないしＲ
２（ｎ＋１）のうちの１つの駆動信号を発生する最終ス
テージ回路を構成する。この最終ステージ回路は単一の
駆動回路又はインバータであつても良い。
て、２（ｎ＋１）個の同じ構成の駆動回路１０１を識別
することができ、これはリードＲ１ないしＲ
２（ｎ＋１）のうちの１つの駆動信号を発生する最終ス
テージ回路を構成する。この最終ステージ回路は単一の
駆動回路又はインバータであつても良い。
【０００９】冗長回路はヒユーズ比較回路１０５及び標
準ロウ選択イネーブル回路１０６並びにこれらと関連し
た入力及び出力信号から構成される。ヒユーズ比較回路
１０５は、バス１０２のアドレスＡ０、Ａ１……Ａｎの
論理値がバス１０４のヒユーズｆ０、ｆ１、……ｆｎに
よつて与えられた論理値と整合する場合にだけ冗長ロウ
用リードＲＲ１を選択することができる。ロウ用リード
Ｒ１ないしＲ２（ｎ＋１）のうちの１つに対応するロウ
内の少なくとも１つのメモリセルに欠陥があるようなと
き、当該ロウに対応するアドレスの論理値が、当業者に
周知の方法により、ヒユーズｆ０、ｆ１、……ｆｎにセ
ツトされ、ヒユーズｆ０、ｆ１、……ｆｎは、電気的に
又はレーザ等を用いることにより、切断され、若しくは
論理値「０」又は「１」にセツトされないようにするこ
とができる。当該ロウ内のメモリセルのいずれかの内容
の読出し又は書込みがなされるごとに、これが選択され
ている冗長ロウ及び読出し又は書込みをされる冗長メモ
リセルのうちの１つのセルの内容と入れ換えられる。
準ロウ選択イネーブル回路１０６並びにこれらと関連し
た入力及び出力信号から構成される。ヒユーズ比較回路
１０５は、バス１０２のアドレスＡ０、Ａ１……Ａｎの
論理値がバス１０４のヒユーズｆ０、ｆ１、……ｆｎに
よつて与えられた論理値と整合する場合にだけ冗長ロウ
用リードＲＲ１を選択することができる。ロウ用リード
Ｒ１ないしＲ２（ｎ＋１）のうちの１つに対応するロウ
内の少なくとも１つのメモリセルに欠陥があるようなと
き、当該ロウに対応するアドレスの論理値が、当業者に
周知の方法により、ヒユーズｆ０、ｆ１、……ｆｎにセ
ツトされ、ヒユーズｆ０、ｆ１、……ｆｎは、電気的に
又はレーザ等を用いることにより、切断され、若しくは
論理値「０」又は「１」にセツトされないようにするこ
とができる。当該ロウ内のメモリセルのいずれかの内容
の読出し又は書込みがなされるごとに、これが選択され
ている冗長ロウ及び読出し又は書込みをされる冗長メモ
リセルのうちの１つのセルの内容と入れ換えられる。
【００１０】標準ロウ選択イネーブル回路１０６は、ロ
ウ用リードＲ１ないしＲ２（ｎ＋１）のうちの１つのロ
ウ用リード及び冗長ロウ用リードＲＲ１を同時には選択
することができなくさせる。
ウ用リードＲ１ないしＲ２（ｎ＋１）のうちの１つのロ
ウ用リード及び冗長ロウ用リードＲＲ１を同時には選択
することができなくさせる。
【００１１】リード１０７にクロツクＣＬＫが発生した
とき、これは当業者に周知の方法により全メモリ装置に
パルスを発生させる。
とき、これは当業者に周知の方法により全メモリ装置に
パルスを発生させる。
【００１２】
【発明が解決しようとする課題】しかしながら冗長回路
をこのように構成すると、以下のような問題が生ずる。
をこのように構成すると、以下のような問題が生ずる。
【００１３】（Ａ）冗長アクセスが生じたとき（すなわ
ちヒユーズｆ０、ｆ１、……ｆｎの論理値がアドレスＡ
０、Ａ１……Ａｎの論理値に対応しているとき）、メモ
リ装置には２つの競合する駆動パスがあり、１つはアド
レスデコード手段１００の駆動回路１０１を通るパスで
あり、かつ他の１つはヒユーズ比較回路１０５及び標準
ロウ選択イネーブル回路１０６を通るパスであるが、標
準ロウ選択イネーブル回路１０６による信号出力だけ
が、冗長ロウ用リードＲＲ１及びロウ用リードＲ１ない
しＲ２（ｎ＋１）を同時には選択させないようにするこ
とができる。従つて標準ロウ選択イネーブル回路１０６
による信号出力がいかなる場合においても、ロウ用リー
ドＲ１ないしＲ２（ｎ＋１）のうちの１つを選択するア
ドレスデコード手段１００内のいかなる信号よりも確実
に早くなるように、チツプ上の配置と共にヒユーズ比較
回路１０５及び標準ロウ選択イネーブル回路１０６を設
計する際に、特別な配慮をする必要がある。
ちヒユーズｆ０、ｆ１、……ｆｎの論理値がアドレスＡ
０、Ａ１……Ａｎの論理値に対応しているとき）、メモ
リ装置には２つの競合する駆動パスがあり、１つはアド
レスデコード手段１００の駆動回路１０１を通るパスで
あり、かつ他の１つはヒユーズ比較回路１０５及び標準
ロウ選択イネーブル回路１０６を通るパスであるが、標
準ロウ選択イネーブル回路１０６による信号出力だけ
が、冗長ロウ用リードＲＲ１及びロウ用リードＲ１ない
しＲ２（ｎ＋１）を同時には選択させないようにするこ
とができる。従つて標準ロウ選択イネーブル回路１０６
による信号出力がいかなる場合においても、ロウ用リー
ドＲ１ないしＲ２（ｎ＋１）のうちの１つを選択するア
ドレスデコード手段１００内のいかなる信号よりも確実
に早くなるように、チツプ上の配置と共にヒユーズ比較
回路１０５及び標準ロウ選択イネーブル回路１０６を設
計する際に、特別な配慮をする必要がある。
【００１４】（Ｂ）ヒユーズ比較回路１０５及び標準ロ
ウ選択イネーブル回路１０６の配置には反復性がないの
で、メモリアレイ（図示せす）及びデコード回路１００
及び駆動回路１０１の規則的な配置を乱すが、出来るか
ぎりチツプの余分な空間を小さくするようにさらに最適
化する必要がある。従つて当該配置は実行された冗長回
路の選択に複雑に依存するので、他のいかなる回路にも
容易には適用できない。チツプによつては第２の冗長ロ
ウを容易に用意することはできない。
ウ選択イネーブル回路１０６の配置には反復性がないの
で、メモリアレイ（図示せす）及びデコード回路１００
及び駆動回路１０１の規則的な配置を乱すが、出来るか
ぎりチツプの余分な空間を小さくするようにさらに最適
化する必要がある。従つて当該配置は実行された冗長回
路の選択に複雑に依存するので、他のいかなる回路にも
容易には適用できない。チツプによつては第２の冗長ロ
ウを容易に用意することはできない。
【００１５】（Ｃ）さらに今日では、メモリ装置がチツ
プの補助的部分になつていることが多い。チツプ設計者
は、利用できるマクロ機能のライブラリ、所望の容量及
び構成（ワードごとのビツト数）をもつメモリ装置に設
計する。これらマクロ機能を利用できるものにするため
には、必要とされる冗長化の規模が明らかにメモリ装置
の大きさ及び構成に影響を及ぼすので、「可成長型」メ
モリ装置（すなわち適応的な冗長回路をもつことによ
り、チツプ設計者が必要とする種類の容量及び構成に容
易に適応できるようなメモリ装置）を開発する必要があ
る。
プの補助的部分になつていることが多い。チツプ設計者
は、利用できるマクロ機能のライブラリ、所望の容量及
び構成（ワードごとのビツト数）をもつメモリ装置に設
計する。これらマクロ機能を利用できるものにするため
には、必要とされる冗長化の規模が明らかにメモリ装置
の大きさ及び構成に影響を及ぼすので、「可成長型」メ
モリ装置（すなわち適応的な冗長回路をもつことによ
り、チツプ設計者が必要とする種類の容量及び構成に容
易に適応できるようなメモリ装置）を開発する必要があ
る。
【００１６】従つて本発明の目的は適合しうる冗長性を
もつメモリ装置を与えることである。
もつメモリ装置を与えることである。
【００１７】
【課題を解決するための手段】本発明のメモリ装置は、
メモリセルのマトリクスと、アドレス信号に応答して前
記マトリクスのロウ側リード群又はカラム側リード群の
うちの１つのリードを選択して前記メモリセルをアクセ
スするデコード手段（例えば、図１の２００）と、前記
マトリクスの欠陥メモリセルの代わりに使用される冗長
メモリセルと、前記冗長メモリセルと入れ換えられるべ
き前記マトリクスの欠陥メモリセルがアクセスされたと
き、前記冗長メモリセルをアクセスするイネーブル回路
（例えば、図１の２０５）とを有する。前記デコード手
段は、前記ロウ側リード群又はカラム側リード群を構成
する各メモリリード（例えば、図１のＲ1、Ｒ2、Ｒ3・
・・Ｒ2(n+1)）に対してそれぞれ設けられ、アドレス信
号によって選択されたとき選択信号（例えば、図２の３
０３）を発生するデコード回路部分と、前記選択信号
（３０３）に応答して、対応するメモリリードを駆動す
るアクセス駆動信号（例えば、図２のＲx）を送出する
駆動回路部分とを有する。前記駆動回路部分は、選択的
に切断可能なヒューズ（例えば、図２の３０１）を含
み、前記ヒューズが切断状態になっていないときは対応
するメモリリードに対してアクセス駆動信号（Ｒx）を
送出し、これに対して前記ヒューズが切断状態になって
いるときは前記対応するメモリリードに対するアクセス
駆動信号を送出できないようにすると同時に、この状態
を入れ換え要求信号（Ｒx）として送出する第１の回路
手段（例えば、図２の３００、３０１、３０２）と、前
記入れ換え要求信号に応答してイネーブル回路駆動信号
（例えば、図２の２０６）を送出する第２の回路手段
（例えば、図２の３０４、３０５、３０６）とを備え
る。前記第２の回路手段は、第１の電源電位（例えば、
図２の＋Ｖcc）と第２の電源電位（例えば、接地電位）
との間に直列に接続された第１導電型の第１の電界効果
トランジスタ（３０４）、第１導電型の第２の電界効果
トランジスタ（３０５）及び第２導電型の第３の電界効
果トランジスタ（３０６）を有し、前記第１の電界効果
トランジスタのゲートは、前記選択信号（３０３）を受
け取り、前記第２の電界効果トランジスタ及び第３の電
界効果トランジスタのゲートは、前記入れ換え要求信号
（Ｒx）を受け取り、前記第２の電界効果トランジスタ
及び第３の電界効果トランジスタの共通接続点から前記
イネーブル回路駆動信号（２０６）を送出する。
メモリセルのマトリクスと、アドレス信号に応答して前
記マトリクスのロウ側リード群又はカラム側リード群の
うちの１つのリードを選択して前記メモリセルをアクセ
スするデコード手段（例えば、図１の２００）と、前記
マトリクスの欠陥メモリセルの代わりに使用される冗長
メモリセルと、前記冗長メモリセルと入れ換えられるべ
き前記マトリクスの欠陥メモリセルがアクセスされたと
き、前記冗長メモリセルをアクセスするイネーブル回路
（例えば、図１の２０５）とを有する。前記デコード手
段は、前記ロウ側リード群又はカラム側リード群を構成
する各メモリリード（例えば、図１のＲ1、Ｒ2、Ｒ3・
・・Ｒ2(n+1)）に対してそれぞれ設けられ、アドレス信
号によって選択されたとき選択信号（例えば、図２の３
０３）を発生するデコード回路部分と、前記選択信号
（３０３）に応答して、対応するメモリリードを駆動す
るアクセス駆動信号（例えば、図２のＲx）を送出する
駆動回路部分とを有する。前記駆動回路部分は、選択的
に切断可能なヒューズ（例えば、図２の３０１）を含
み、前記ヒューズが切断状態になっていないときは対応
するメモリリードに対してアクセス駆動信号（Ｒx）を
送出し、これに対して前記ヒューズが切断状態になって
いるときは前記対応するメモリリードに対するアクセス
駆動信号を送出できないようにすると同時に、この状態
を入れ換え要求信号（Ｒx）として送出する第１の回路
手段（例えば、図２の３００、３０１、３０２）と、前
記入れ換え要求信号に応答してイネーブル回路駆動信号
（例えば、図２の２０６）を送出する第２の回路手段
（例えば、図２の３０４、３０５、３０６）とを備え
る。前記第２の回路手段は、第１の電源電位（例えば、
図２の＋Ｖcc）と第２の電源電位（例えば、接地電位）
との間に直列に接続された第１導電型の第１の電界効果
トランジスタ（３０４）、第１導電型の第２の電界効果
トランジスタ（３０５）及び第２導電型の第３の電界効
果トランジスタ（３０６）を有し、前記第１の電界効果
トランジスタのゲートは、前記選択信号（３０３）を受
け取り、前記第２の電界効果トランジスタ及び第３の電
界効果トランジスタのゲートは、前記入れ換え要求信号
（Ｒx）を受け取り、前記第２の電界効果トランジスタ
及び第３の電界効果トランジスタの共通接続点から前記
イネーブル回路駆動信号（２０６）を送出する。
【００１８】
【作用】本発明は、メモリセルのマトリクス、メモリセ
ルをアクセスするマトリクスの各次元におけるデコード
手段及びマトリクスの一部と同じ構成の冗長メモリ部分
と、そのイネーブル回路を含む。マトリクスの第１の次
元におけるデコード手段は、入れ換えるべきマトリクス
の部分を決定し、かつ決定された部分へのアクセスを禁
止する第１の手段及びマトリクスの当該決定された部分
がアクセスされるとき、イネーブル回路を制御すること
によつて入れ換えるべき部分へのアクセスをイネーブル
する第２の手段を含む。
ルをアクセスするマトリクスの各次元におけるデコード
手段及びマトリクスの一部と同じ構成の冗長メモリ部分
と、そのイネーブル回路を含む。マトリクスの第１の次
元におけるデコード手段は、入れ換えるべきマトリクス
の部分を決定し、かつ決定された部分へのアクセスを禁
止する第１の手段及びマトリクスの当該決定された部分
がアクセスされるとき、イネーブル回路を制御すること
によつて入れ換えるべき部分へのアクセスをイネーブル
する第２の手段を含む。
【００１９】これによつて、「標準的な」ロウの選択及
び冗長ロウの選択との間に競合するような駆動パスをも
たないメモリ装置が提供される。欠陥のある「標準的
な」ロウを不要にし、冗長ロウを選択して「標準的な」
ロウのデコード回路内にだけ埋設することにより、提案
された冗長体系はマトリクスの大きさ及び構成のいかな
る変化にも容易に適応できる。
び冗長ロウの選択との間に競合するような駆動パスをも
たないメモリ装置が提供される。欠陥のある「標準的
な」ロウを不要にし、冗長ロウを選択して「標準的な」
ロウのデコード回路内にだけ埋設することにより、提案
された冗長体系はマトリクスの大きさ及び構成のいかな
る変化にも容易に適応できる。
【００２０】本発明はメモリアレイ内の各「標準的な」
ロウの駆動信号を発生する各最終ステージ回路内に回路
要素を含む。この回路要素はヒユーズを含み、このヒユ
ーズを切断することにより特定の「標準的な」ロウへの
アクセス及び当該ロウをさらにアクセスすることができ
ないようにし、これにより置換冗長ロウをアクセスする
ことができる。
ロウの駆動信号を発生する各最終ステージ回路内に回路
要素を含む。この回路要素はヒユーズを含み、このヒユ
ーズを切断することにより特定の「標準的な」ロウへの
アクセス及び当該ロウをさらにアクセスすることができ
ないようにし、これにより置換冗長ロウをアクセスする
ことができる。
【００２１】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２２】図１は本発明に従つたメモリ装置及びそれ
と関連した冗長回路を示す接続図である。
と関連した冗長回路を示す接続図である。
【００２３】バス１０２に入力するアドレスＡ０、Ａ１
……Ａｎの２進値に従つて、メモリアレイ内のロウ用リ
ードＲ１ないしＲ２（ｎ＋１）のうちの１つを選択する
アドレスデコード手段２００が設けられる。このアドレ
スデコード手段２００はロウ用リードＲ１ないしＲ
２（ｎ＋１）の駆動信号を送出でき、かつリード２０６
に接続された出力端を有する２（ｎ＋１）個の駆動回路
２０１を含む。
……Ａｎの２進値に従つて、メモリアレイ内のロウ用リ
ードＲ１ないしＲ２（ｎ＋１）のうちの１つを選択する
アドレスデコード手段２００が設けられる。このアドレ
スデコード手段２００はロウ用リードＲ１ないしＲ
２（ｎ＋１）の駆動信号を送出でき、かつリード２０６
に接続された出力端を有する２（ｎ＋１）個の駆動回路
２０１を含む。
【００２４】ブロツク２０５はリード１０７及び２０６
に生じた信号に従つて、冗長ロウ用リードＲＲ１に駆動
信号を与えることにより、当該冗長ロウを選択できるよ
うになされている。
に生じた信号に従つて、冗長ロウ用リードＲＲ１に駆動
信号を与えることにより、当該冗長ロウを選択できるよ
うになされている。
【００２５】図６の周知の冗長化構成とは反対に、図１
の冗長化構成は冗長度がアドレスＡ０、Ａ１、……Ａｎ
に依存せず、従つてメモリアレイの大きさ及び構成に依
存しないことが図１から理解できる。冗長ロウ用リード
ＲＲ１によつて補正できるロウの範囲（アレイの数及び
位置の）は、これらロウの最終ステージの駆動回路が命
令用のリード２０６及びリードＲＲ１の駆動信号を共有
することを条件として、自由に選定できる。また複数の
冗長ロウをメモリシステム内に容易に設計でき、しかも
この冗長ロウはメモリアレイの規則的な構成にほとんど
混乱を引き起こさない。
の冗長化構成は冗長度がアドレスＡ０、Ａ１、……Ａｎ
に依存せず、従つてメモリアレイの大きさ及び構成に依
存しないことが図１から理解できる。冗長ロウ用リード
ＲＲ１によつて補正できるロウの範囲（アレイの数及び
位置の）は、これらロウの最終ステージの駆動回路が命
令用のリード２０６及びリードＲＲ１の駆動信号を共有
することを条件として、自由に選定できる。また複数の
冗長ロウをメモリシステム内に容易に設計でき、しかも
この冗長ロウはメモリアレイの規則的な構成にほとんど
混乱を引き起こさない。
【００２６】図２は図１の駆動回路２０１を詳細に示
す。また図３は図１のブロツク２０５を詳細に示す。好
適な実施例において、本発明は当該分野の知識を有する
者には周知の相補性金属酸化膜半導体（Ｃｏｍｐｌｅｍ
ｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ，ＣＭＯＳ）技術を必要とする。
す。また図３は図１のブロツク２０５を詳細に示す。好
適な実施例において、本発明は当該分野の知識を有する
者には周知の相補性金属酸化膜半導体（Ｃｏｍｐｌｅｍ
ｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ，ＣＭＯＳ）技術を必要とする。
【００２７】ヒユーズ３０１を共有するＰ−ＦＥＴトラ
ンジスタ（電界効果トランジスタ）３００及びＮ−ＦＥ
Ｔトランジスタ３０２は、リードＲ１ないしＲ
２（ｎ＋１）（図２においては符号Ｒｘで示す）に駆動
出力を与える。ヒユーズ３０１は、ほとんど抵抗及びキ
ヤパシタンスをもたないので（当該ヒユーズはポリシリ
コン又はさらに好適には金属の小領域において実現され
得る）、論理値「０」がリード３０３に現れたとき（す
なわちロウ用リードＲｘがアドレスデコード手段２００
内のアドレスＡ０、Ａ１、……Ａｎのデコード動作に従
つて選択されているとき）、準完全ＣＭＯＳインバータ
が実現されてロウ用リードＲｘが駆動状態（すなわちそ
の値は論理値「１」に等しい）になる。
ンジスタ（電界効果トランジスタ）３００及びＮ−ＦＥ
Ｔトランジスタ３０２は、リードＲ１ないしＲ
２（ｎ＋１）（図２においては符号Ｒｘで示す）に駆動
出力を与える。ヒユーズ３０１は、ほとんど抵抗及びキ
ヤパシタンスをもたないので（当該ヒユーズはポリシリ
コン又はさらに好適には金属の小領域において実現され
得る）、論理値「０」がリード３０３に現れたとき（す
なわちロウ用リードＲｘがアドレスデコード手段２００
内のアドレスＡ０、Ａ１、……Ａｎのデコード動作に従
つて選択されているとき）、準完全ＣＭＯＳインバータ
が実現されてロウ用リードＲｘが駆動状態（すなわちそ
の値は論理値「１」に等しい）になる。
【００２８】Ｐ−ＦＥＴトランジスタ３０４、Ｐ−ＦＥ
Ｔトランジスタ３０５及びＮ−ＦＥＴトランジスタ３０
６により、リード２０６の値は次の第１表
Ｔトランジスタ３０５及びＮ−ＦＥＴトランジスタ３０
６により、リード２０６の値は次の第１表
【００２９】
【表１】 のように、リード３０３及びＲｘの論理レベルの組合せ
の結果（スタテイツク結合論理回路のＮＯＲゲートと等
しい）になる。
の結果（スタテイツク結合論理回路のＮＯＲゲートと等
しい）になる。
【００３０】リード３０３及びＲｘが逆の値であるとき
（インバータ３００、３０１、３０２の動作により）、
リード２０６の値は常に論理値「０」であり、図３のよ
うにリードＲＲ１の値は、クロツクＣＬＫのリード１０
７の値がいかなる値であつても論理値「０」だけにな
る。リードＲＲ１に駆動能力を与えるＰ−ＦＥＴトラン
ジスタ４００、Ｎ−ＦＥＴトランジスタ４０１、Ｐ−Ｆ
ＥＴトランジスタ４０２及びＮ−ＦＥＴトランジスタ４
０３は実際に非反転バツフアを実現することにより、Ｎ
−ＦＥＴトランジスタ４０４のゲートの値がいかなる値
であつてもリードＲＲ１の値はリード２０６の論理値
「０」と等しくなる。
（インバータ３００、３０１、３０２の動作により）、
リード２０６の値は常に論理値「０」であり、図３のよ
うにリードＲＲ１の値は、クロツクＣＬＫのリード１０
７の値がいかなる値であつても論理値「０」だけにな
る。リードＲＲ１に駆動能力を与えるＰ−ＦＥＴトラン
ジスタ４００、Ｎ−ＦＥＴトランジスタ４０１、Ｐ−Ｆ
ＥＴトランジスタ４０２及びＮ−ＦＥＴトランジスタ４
０３は実際に非反転バツフアを実現することにより、Ｎ
−ＦＥＴトランジスタ４０４のゲートの値がいかなる値
であつてもリードＲＲ１の値はリード２０６の論理値
「０」と等しくなる。
【００３１】欠陥があるメモリセルがロウＲ１ないしＲ
２（ｎ＋１）のうちの１つのロウ内に発見されたとき、
当該ロウに対応するリードに対して駆動回路２０１のヒ
ユーズ３０１が切断される。従つて図２のＰ−ＦＥＴト
ランジスタ３００、及びＮ−ＦＥＴ３０２は上述のイン
バータ動作をしなくなる。ロウ用リードＲｘはＮ−ＦＥ
Ｔトランジスタ３０２を介して論理値「０」を維持する
状態になる。
２（ｎ＋１）のうちの１つのロウ内に発見されたとき、
当該ロウに対応するリードに対して駆動回路２０１のヒ
ユーズ３０１が切断される。従つて図２のＰ−ＦＥＴト
ランジスタ３００、及びＮ−ＦＥＴ３０２は上述のイン
バータ動作をしなくなる。ロウ用リードＲｘはＮ−ＦＥ
Ｔトランジスタ３０２を介して論理値「０」を維持する
状態になる。
【００３２】第１表に従つて、リード２０６の値は、ブ
ロツク２００内においてアドレスＡ０、Ａ１……Ａｎの
デコード動作に従つてロウ用リードＲｘを選択したと
き、論理値「０」がリード３０３に現れるが、リード２
０６の値は論理値「１」に上昇し、リード１０７論理値
「０」のときリードＲＲ１も論理値「０」になるように
リード３０３の値とは逆の値（ＣＭＯＳインバータがＰ
−ＦＥＴトランジスタ３０４及び３０５並びにＮ−ＦＥ
Ｔトランジスタ３０６により形成されるので）となる。
この結果冗長ロウが選択される。
ロツク２００内においてアドレスＡ０、Ａ１……Ａｎの
デコード動作に従つてロウ用リードＲｘを選択したと
き、論理値「０」がリード３０３に現れるが、リード２
０６の値は論理値「１」に上昇し、リード１０７論理値
「０」のときリードＲＲ１も論理値「０」になるように
リード３０３の値とは逆の値（ＣＭＯＳインバータがＰ
−ＦＥＴトランジスタ３０４及び３０５並びにＮ−ＦＥ
Ｔトランジスタ３０６により形成されるので）となる。
この結果冗長ロウが選択される。
【００３３】図４は選択されたメモリアレイのロウの場
合のタイミング図を示す。このロウには不完全なセルは
見当たらず、従つてヒユーズ３０１は切断されず、リー
ドＲｘの値は論理値「１」に上昇する。
合のタイミング図を示す。このロウには不完全なセルは
見当たらず、従つてヒユーズ３０１は切断されず、リー
ドＲｘの値は論理値「１」に上昇する。
【００３４】図５は選択されたメモリ装置の冗長ロウの
場合のタイミング図を示す。当該ロウ内には不完全なセ
ルがあるので、リードＲｘは論理値「０」になり、リー
ドＲＲ１の値は論理値「１」に上昇する。
場合のタイミング図を示す。当該ロウ内には不完全なセ
ルがあるので、リードＲｘは論理値「０」になり、リー
ドＲＲ１の値は論理値「１」に上昇する。
【００３５】リードＲx が浮動したままであってはなら
ない(図２および図５において、ヒューズ３０１が切断
され、かつロウＲx が選択される場合、即ちリード３０
３が論理値「０」になるとき、リードＲx はかなり長い
間浮動し続ける）ような特別の条件がある場合、従来の
交差結合型のインバータから構成されるラッチの一方の
ノード（図示せず）にリードＲx を接続するようにすれ
ば良い。
ない(図２および図５において、ヒューズ３０１が切断
され、かつロウＲx が選択される場合、即ちリード３０
３が論理値「０」になるとき、リードＲx はかなり長い
間浮動し続ける）ような特別の条件がある場合、従来の
交差結合型のインバータから構成されるラッチの一方の
ノード（図示せず）にリードＲx を接続するようにすれ
ば良い。
【００３６】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成の双方について
種々の変更を加えても良い。例えばＣＭＯＳ（例えばＭ
ＯＳ又はＢＩＣＭＯＳ）以外の技術により構築されたメ
モリ装置又はロウの代わりにメモリアレイのカラムに冗
長技術が適用されたメモリ装置により本発明の実施例を
容易に実施することができる。
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成の双方について
種々の変更を加えても良い。例えばＣＭＯＳ（例えばＭ
ＯＳ又はＢＩＣＭＯＳ）以外の技術により構築されたメ
モリ装置又はロウの代わりにメモリアレイのカラムに冗
長技術が適用されたメモリ装置により本発明の実施例を
容易に実施することができる。
【００３７】
【発明の効果】上述のように本発明によれば、メモリ装
置内にバスから与えられるアドレスに従つてメモリアレ
イ内の冗長ロウの１つを選択して補正動作する要素を設
けるようにしたことにより、欠陥を有するメモリセルを
補正するにつき大きな適応性を有するメモリ装置を容易
に実現できる。
置内にバスから与えられるアドレスに従つてメモリアレ
イ内の冗長ロウの１つを選択して補正動作する要素を設
けるようにしたことにより、欠陥を有するメモリセルを
補正するにつき大きな適応性を有するメモリ装置を容易
に実現できる。
【図１】図１は本発明によるメモリ装置及びそれに関連
する冗長回路を示す接続図である。
する冗長回路を示す接続図である。
【図２】図２は図１のブロツク２０１の詳細構成を示す
接続図である。
接続図である。
【図３】図３は図１のブロツク２０５の詳細構成を示す
接続図である。
接続図である。
【図４】図４はメモリアレイの選択されたロウの動作タ
イミングを示す信号波形図である。
イミングを示す信号波形図である。
【図５】図５はメモリ装置の選択された冗長ロウの動作
タイミングを示す信号波形図である。
タイミングを示す信号波形図である。
【図６】従来のメモリシステム及びそれと関連した冗長
回路を示す接続図である。
回路を示す接続図である。
１００、２００……アドレスデコード手段、１０２、１
０３……バス、１０７、２０６、３０３……リード、２
０１……ブロツク、２０５……イネーブル回路、３０
０、３０４、３０５、４００、４０２……Ｐ−ＦＥＴト
ランジスタ、３０１……ヒユーズ、３０２、３０６、４
０１、４０３……Ｎ−ＦＥＴトランジスタ。
０３……バス、１０７、２０６、３０３……リード、２
０１……ブロツク、２０５……イネーブル回路、３０
０、３０４、３０５、４００、４０２……Ｐ−ＦＥＴト
ランジスタ、３０１……ヒユーズ、３０２、３０６、４
０１、４０３……Ｎ−ＦＥＴトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 テイエリー・カンテイアント フランス国、ダンマリー−レ−リス 77190、アレ・エドウアール・マネト 28番地 (56)参考文献 特開 昭60−137000（ＪＰ，Ａ) 特開 昭58−137192（ＪＰ，Ａ) 特開 昭61−190800（ＪＰ，Ａ)
Claims (1)
- 【請求項１】メモリセルのマトリクスと、 アドレス信号に応答して前記マトリクスのロウ側リード
群又はカラム側リード群のうちの１つのリードを選択し
て前記メモリセルをアクセスするデコード手段と、 前記マトリクスの欠陥メモリセルの代わりに使用される
冗長メモリセルと、 前記冗長メモリセルと入れ換えられるべき前記マトリク
スの欠陥メモリセルがアクセスされたとき、前記冗長メ
モリセルをアクセスするイネーブル回路とを有するメモ
リ装置において、 前記デコード手段は、前記ロウ側リード群又はカラム側
リード群を構成する各メモリリードに対してそれぞれ設
けられ、アドレス信号によって選択されたとき選択信号
を発生するデコード回路部分と、前記選択信号に応答し
て、対応するメモリリードを駆動するアクセス駆動信号
を送出する駆動回路部分とを有し、 前記駆動回路部分は、選択的に切断可能なヒューズを含
み、前記ヒューズが切断状態になっていないときは対応
するメモリリードに対してアクセス駆動信号を送出し、
これに対して前記ヒューズが切断状態になっているとき
は前記対応するメモリリードに対するアクセス駆動信号
を送出できないようにすると同時に、この状態を入れ換
え要求信号として送出する第１の回路手段と、 前記入れ換え要求信号に応答して前記イネーブル回路へ
イネーブル回路駆動信号を送出する第２の回路手段とを
備え、 前記第２の回路手段は、第１の電源電位と第２の電源電
位との間に直列に接続された第１導電型の第１の電界効
果トランジスタ、第１導電型の第２の電界効果トランジ
スタ及び第２導電型の第３の電界効果トランジスタを有
し、 前記第１の電界効果トランジスタのゲートは、前記選択
信号を受け取り、 前記第２の電界効果トランジスタ及び第３の電界効果ト
ランジスタのゲートは、前記入れ換え要求信号を受け取
り、 前記第２の電界効果トランジスタ及び第３の電界効果ト
ランジスタの共通接続点から前記イネーブル回路駆動信
号を送出する ことを特徴とするメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR91480052.9 | 1991-03-29 | ||
| EP91480052A EP0505652B1 (en) | 1991-03-29 | 1991-03-29 | Memory system with adaptable redundancy |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0581895A JPH0581895A (ja) | 1993-04-02 |
| JP2607799B2 true JP2607799B2 (ja) | 1997-05-07 |
Family
ID=8208703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4059565A Expired - Lifetime JP2607799B2 (ja) | 1991-03-29 | 1992-02-14 | メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5359563A (ja) |
| EP (1) | EP0505652B1 (ja) |
| JP (1) | JP2607799B2 (ja) |
| DE (1) | DE69117926D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9305801D0 (en) * | 1993-03-19 | 1993-05-05 | Deans Alexander R | Semiconductor memory system |
| IT1274925B (it) * | 1994-09-21 | 1997-07-29 | Texas Instruments Italia Spa | Architettura di memoria per dischi a stato solido |
| US5663902A (en) * | 1996-07-18 | 1997-09-02 | Hewlett-Packard Company | System and method for disabling static current paths in fuse logic |
| US6058052A (en) * | 1997-08-21 | 2000-05-02 | Cypress Semiconductor Corp. | Redundancy scheme providing improvements in redundant circuit access time and integrated circuit layout area |
| KR100859905B1 (ko) | 2005-12-13 | 2008-09-23 | 야마하 가부시키가이샤 | 건반식 음판 타악기, 상기 음판 타악기용의 공명 관 및공명 상자 |
| KR100869414B1 (ko) | 2005-12-13 | 2008-11-21 | 야마하 가부시키가이샤 | 건반식 음판 타악기용의 음판 및 그 제조방법, 음판타악기의 음원 유닛 및 건반식 타악기 |
| JP2008170700A (ja) | 2007-01-11 | 2008-07-24 | Yamaha Corp | 鍵盤式打楽器 |
| JP5070844B2 (ja) | 2007-01-11 | 2012-11-14 | ヤマハ株式会社 | 鍵盤式打楽器 |
| US8578314B1 (en) | 2012-09-06 | 2013-11-05 | International Business Machines Corporation | Circuit design with growable capacitor arrays |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3753244A (en) * | 1971-08-18 | 1973-08-14 | Ibm | Yield enhancement redundancy technique |
| JPS5928560Y2 (ja) * | 1979-11-13 | 1984-08-17 | 富士通株式会社 | 冗長ビットを有する記憶装置 |
| JPS58137192A (ja) * | 1981-12-29 | 1983-08-15 | Fujitsu Ltd | 半導体記憶装置 |
| JPS58164099A (ja) * | 1982-03-25 | 1983-09-28 | Toshiba Corp | 半導体メモリ− |
| US4639897A (en) * | 1983-08-31 | 1987-01-27 | Rca Corporation | Priority encoded spare element decoder |
| JPS60137000A (ja) * | 1984-12-06 | 1985-07-20 | Hitachi Ltd | 半導体メモリ集積回路 |
| JPS61190800A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPS632351A (ja) * | 1986-06-20 | 1988-01-07 | Sharp Corp | 半導体装置 |
| JPH01184796A (ja) * | 1988-01-19 | 1989-07-24 | Nec Corp | 半導体メモリ装置 |
-
1991
- 1991-03-29 EP EP91480052A patent/EP0505652B1/en not_active Expired - Lifetime
- 1991-03-29 DE DE69117926T patent/DE69117926D1/de not_active Expired - Lifetime
-
1992
- 1992-02-14 JP JP4059565A patent/JP2607799B2/ja not_active Expired - Lifetime
- 1992-03-09 US US07/848,459 patent/US5359563A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0505652A1 (en) | 1992-09-30 |
| JPH0581895A (ja) | 1993-04-02 |
| DE69117926D1 (de) | 1996-04-18 |
| US5359563A (en) | 1994-10-25 |
| EP0505652B1 (en) | 1996-03-13 |
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