JPH0444359B2 - - Google Patents
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- JPH0444359B2 JPH0444359B2 JP59003712A JP371284A JPH0444359B2 JP H0444359 B2 JPH0444359 B2 JP H0444359B2 JP 59003712 A JP59003712 A JP 59003712A JP 371284 A JP371284 A JP 371284A JP H0444359 B2 JPH0444359 B2 JP H0444359B2
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- 230000015654 memory Effects 0.000 claims abstract description 29
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000002844 melting Methods 0.000 claims description 2
- 230000008018 melting Effects 0.000 claims description 2
- 230000004044 response Effects 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積回路メモリに関するものであつ
て、更に詳細には、メモリのその他の部分に欠陥
があるということが判別された場合にメモリ内に
補助の行を与える装置に関するものである。
て、更に詳細には、メモリのその他の部分に欠陥
があるということが判別された場合にメモリ内に
補助の行を与える装置に関するものである。
集積回路メモリに於いては、メモリセルからな
るアレイの何れかの部分に１つの欠陥が存在する
とメモリ全体を使用不能のものとする可能性があ
る。集積回路の設計及び製造に於ける改良がなさ
れるにつれ、一層多数のメモリセルが単一のチツ
プ上に設けられることとなる。更に、物理的に一
層大型の集積回路が製造されている。これらのこ
とは、１個又はそれ以上のセル内に欠陥を発生さ
せる蓋然性を増加させる傾向とさせ、従つてチツ
プ全体を使用不能なものとする可能性がある。
るアレイの何れかの部分に１つの欠陥が存在する
とメモリ全体を使用不能のものとする可能性があ
る。集積回路の設計及び製造に於ける改良がなさ
れるにつれ、一層多数のメモリセルが単一のチツ
プ上に設けられることとなる。更に、物理的に一
層大型の集積回路が製造されている。これらのこ
とは、１個又はそれ以上のセル内に欠陥を発生さ
せる蓋然性を増加させる傾向とさせ、従つてチツ
プ全体を使用不能なものとする可能性がある。
この様な問題に対する従来の１解決方法は、欠
陥に対して許容性の高い設計及び製造方法を使用
して集積回路メモリを設計し且つ製造することで
あつた。この様なアプローチだけでは常に満足が
いくという訳ではない。従つて、益々注目を集め
ている別の解決方法は、同一のチツプ上に冗長即
ち補助のコンポーネントを作り込むということで
ある。製造工程の適宜の段階に於いて、回路の非
機能的な部分を冗長即ち補助の部分と置換させる
ものであつて、典型的には、予備の配線技術，ヒ
ユーズ，自由裁量的な金属マスク，又はその他の
技術を使用することによつて行なう。しかしなが
ら、従来の一般的なアプローチは、メモリ内の比
較的大きなブロツク全体を新しいブロツクと置換
するというものであつた。例えば、64kメモリに
於いては、各々が4kビツトからなる16個の部分
に分割されており、１個の部分内に１個の欠陥が
発生すると、4k部分全体を置換するものである。
しかしながら、このアプローチは集積回路上にか
なりの量のエキストラな論理とエキストラなスペ
ースとを必要とするものである。
陥に対して許容性の高い設計及び製造方法を使用
して集積回路メモリを設計し且つ製造することで
あつた。この様なアプローチだけでは常に満足が
いくという訳ではない。従つて、益々注目を集め
ている別の解決方法は、同一のチツプ上に冗長即
ち補助のコンポーネントを作り込むということで
ある。製造工程の適宜の段階に於いて、回路の非
機能的な部分を冗長即ち補助の部分と置換させる
ものであつて、典型的には、予備の配線技術，ヒ
ユーズ，自由裁量的な金属マスク，又はその他の
技術を使用することによつて行なう。しかしなが
ら、従来の一般的なアプローチは、メモリ内の比
較的大きなブロツク全体を新しいブロツクと置換
するというものであつた。例えば、64kメモリに
於いては、各々が4kビツトからなる16個の部分
に分割されており、１個の部分内に１個の欠陥が
発生すると、4k部分全体を置換するものである。
しかしながら、このアプローチは集積回路上にか
なりの量のエキストラな論理とエキストラなスペ
ースとを必要とするものである。
冗長な行を設けることにより歩留が改善され、
且つ実施上比較的簡単なものであるが、冗長な行
は重要な信号径路に沿つて延在するものであるか
ら、冗長な行に対するアドレスを行なう構成が重
要である。レーザ溶融乃至はその他の技術によつ
て選択された場合に、冗長な行に対する付加した
デコード回路は冗長な行を選択すると同時にその
他の全ての冗長な行及び通常の正規の行のメモリ
セルを非選択状態とせねばならない。同時に、こ
の様にして付加した回路によつてメモリ全体の動
作速度が影響を受けるものであつてはならない。
且つ実施上比較的簡単なものであるが、冗長な行
は重要な信号径路に沿つて延在するものであるか
ら、冗長な行に対するアドレスを行なう構成が重
要である。レーザ溶融乃至はその他の技術によつ
て選択された場合に、冗長な行に対する付加した
デコード回路は冗長な行を選択すると同時にその
他の全ての冗長な行及び通常の正規の行のメモリ
セルを非選択状態とせねばならない。同時に、こ
の様にして付加した回路によつてメモリ全体の動
作速度が影響を受けるものであつてはならない。
本発明は、以上の点に鑑みなされたものであつ
て、上述した如き従来技術の欠点を解消し、改良
した集積手段メモリ用のデコード装置を提供する
ことを目的とする。本発明の１特徴によれば、第
１の行のメモリセルを有すると共に前記第１の行
の１つの行の代りに接続される少なくとも１個の
選択的に接続可能である冗長な第２の行のメモリ
セルを有する集積回路メモリ用のデコード装置が
提供され、前記デコード装置が、前記少なくとも
１個の第２の行の各々へ接続されており且つ前記
少なくとも１個の第２の行の各々に対するアドレ
スを形成する為の複数個の選択可能な接続部を具
備する冗長なデコーダ手段と、アドレスが前記メ
モリへ供給されるまでは第１状態であり且つ前記
少なくとも１個の第２の行の何れかが前記アドレ
スによつて選択された場合に第２状態となる制御
信号を発生する論理手段と、前記論理手段からの
前記制御信号を受取るべく接続されており前記論
理信号に応答して前記第１の行を制御するデコー
ダ手段とを有することを特徴とするものである。
て、上述した如き従来技術の欠点を解消し、改良
した集積手段メモリ用のデコード装置を提供する
ことを目的とする。本発明の１特徴によれば、第
１の行のメモリセルを有すると共に前記第１の行
の１つの行の代りに接続される少なくとも１個の
選択的に接続可能である冗長な第２の行のメモリ
セルを有する集積回路メモリ用のデコード装置が
提供され、前記デコード装置が、前記少なくとも
１個の第２の行の各々へ接続されており且つ前記
少なくとも１個の第２の行の各々に対するアドレ
スを形成する為の複数個の選択可能な接続部を具
備する冗長なデコーダ手段と、アドレスが前記メ
モリへ供給されるまでは第１状態であり且つ前記
少なくとも１個の第２の行の何れかが前記アドレ
スによつて選択された場合に第２状態となる制御
信号を発生する論理手段と、前記論理手段からの
前記制御信号を受取るべく接続されており前記論
理信号に応答して前記第１の行を制御するデコー
ダ手段とを有することを特徴とするものである。
以下、添付の図面を参考に、本発明の具体的実
施の態様について詳細に説明する。第１図は、配
線１０へ接続されているメモリセルの通常（正
規）の行に対する典型的なデコード装置を示した
回路図である。本装置はトランジスタ１１，１２
及び１３を有しており、それらのトランジスタに
対してアドレス信号A8，A9及びA10が供給され
る。これら３個のトランジスタの結合された信号
がトランジスタ１４のゲートへ印加され、配線１
０を選択的に電圧Vccへ接続させる（尚、その他
の関連するトランジスタがオンしているものと仮
定する）。トランジスタ１１，１２及び１３から
のアドレス信号は又、インバータ１５によつて反
転された後に、トランジスタ１６のゲートへ供給
される。図示した如く、アドレス信号A6はトラ
ンジスタ１７を制御し、アドレス信号A7はトラ
ンジスタ１８を制御し、アドレス信号A11はトラ
ンジスタ１９を制御し、アドレス信号A12はトラ
ンジスタ２０を制御する。同様に、アドレス信号
A4はトランジスタ２１を制御し、アドレス信号
A5はトランジスタ２２を制御し、制御信号cは
トランジスタ２３を制御する。トランジスタ２
１，２２及び２３の結合されたアドレス信号は、
図示した如く、トランジスタ２４を制御する。更
に、同一の結合されたアドレス信号は、インバー
タ２５によつて反転された後に、トランジスタ２
６を制御する。
施の態様について詳細に説明する。第１図は、配
線１０へ接続されているメモリセルの通常（正
規）の行に対する典型的なデコード装置を示した
回路図である。本装置はトランジスタ１１，１２
及び１３を有しており、それらのトランジスタに
対してアドレス信号A8，A9及びA10が供給され
る。これら３個のトランジスタの結合された信号
がトランジスタ１４のゲートへ印加され、配線１
０を選択的に電圧Vccへ接続させる（尚、その他
の関連するトランジスタがオンしているものと仮
定する）。トランジスタ１１，１２及び１３から
のアドレス信号は又、インバータ１５によつて反
転された後に、トランジスタ１６のゲートへ供給
される。図示した如く、アドレス信号A6はトラ
ンジスタ１７を制御し、アドレス信号A7はトラ
ンジスタ１８を制御し、アドレス信号A11はトラ
ンジスタ１９を制御し、アドレス信号A12はトラ
ンジスタ２０を制御する。同様に、アドレス信号
A4はトランジスタ２１を制御し、アドレス信号
A5はトランジスタ２２を制御し、制御信号cは
トランジスタ２３を制御する。トランジスタ２
１，２２及び２３の結合されたアドレス信号は、
図示した如く、トランジスタ２４を制御する。更
に、同一の結合されたアドレス信号は、インバー
タ２５によつて反転された後に、トランジスタ２
６を制御する。
動作について説明すると、配線１０へ接続され
ている行がアドレスされる場合には、アドレス信
号A8＋A9＋A10が低となり、トランジスタ１４を
オンさせ、行１０を電圧Vccとさせ、配線１０へ
接続されているメモリセルの読取動作を行なう。
一方、ノードへ信号を印加させることによ
つて書込を行なう場合には、配線１０を電圧Vpp
とさせる。更に、行（配線）１０をアドレスする
為には、トランジスタ１７，１８，１９及び２０
はオフでなければならない。これらのトランジス
タの何れかがオンの場合には、配線１０は接地状
態へ落される。トランジスタ１６へ供給される信
号はトランジスタ１４へ供給される信号の補元で
ある。
ている行がアドレスされる場合には、アドレス信
号A8＋A9＋A10が低となり、トランジスタ１４を
オンさせ、行１０を電圧Vccとさせ、配線１０へ
接続されているメモリセルの読取動作を行なう。
一方、ノードへ信号を印加させることによ
つて書込を行なう場合には、配線１０を電圧Vpp
とさせる。更に、行（配線）１０をアドレスする
為には、トランジスタ１７，１８，１９及び２０
はオフでなければならない。これらのトランジス
タの何れかがオンの場合には、配線１０は接地状
態へ落される。トランジスタ１６へ供給される信
号はトランジスタ１４へ供給される信号の補元で
ある。
配線１０の電圧は又アドレス信号A4及びA5と
制御信号cを受取るべく接続されている一層小
型のデコーダによつて制御される。これらの信号
はトランジスタ２１，２２及び２３へ夫々供給さ
れトランジスタ２４及び２６を制御する。勿論、
トランジスタ２がオンである場合には、トランジ
スタ２４がオフとなるので、配線１０は接地状態
へ落される。トランジスタ２３へ供給される制御
信号cは第３図に示した装置によつて発生され
るものであり、そのことに関しては第３図を参照
して後に説明する。
制御信号cを受取るべく接続されている一層小
型のデコーダによつて制御される。これらの信号
はトランジスタ２１，２２及び２３へ夫々供給さ
れトランジスタ２４及び２６を制御する。勿論、
トランジスタ２がオンである場合には、トランジ
スタ２４がオフとなるので、配線１０は接地状態
へ落される。トランジスタ２３へ供給される制御
信号cは第３図に示した装置によつて発生され
るものであり、そのことに関しては第３図を参照
して後に説明する。
第２図は本発明の冗長な行と関連するデコード
装置を示している。デコードトランジスタ３２，
３３，…ｎの何れかがオンされて配線３１を接地
状態としない限り、チツプイネーブル信号CEが
トランジスタ３６へ供給されると、配線３１と関
連する冗長（補助）の行が電圧Vccへ接続され
る。これらのデコードトランジスタの各々はヒユ
ーズF1，F2，…Fnと直列接続されており、好適
実施例に於いては、レーザを使用して“焼切”す
る。この様なヒユーズは半導体技術に於いて周知
である。これらのヒユーズの何れかが焼切される
と、対応するトランジスタのゲートへ供給される
アドレス信号は行３１のアドレス動作には何の影
響も与えなくなる。何れのヒユーズも焼切されて
いない場合には、何れかのアドレス信号が供給さ
れた場合に、配線３１に接続されている冗長な行
は接地状態とされ、冗長な行が存在するというこ
とはメモリの残部に対して何等影響を与えること
がない。
装置を示している。デコードトランジスタ３２，
３３，…ｎの何れかがオンされて配線３１を接地
状態としない限り、チツプイネーブル信号CEが
トランジスタ３６へ供給されると、配線３１と関
連する冗長（補助）の行が電圧Vccへ接続され
る。これらのデコードトランジスタの各々はヒユ
ーズF1，F2，…Fnと直列接続されており、好適
実施例に於いては、レーザを使用して“焼切”す
る。この様なヒユーズは半導体技術に於いて周知
である。これらのヒユーズの何れかが焼切される
と、対応するトランジスタのゲートへ供給される
アドレス信号は行３１のアドレス動作には何の影
響も与えなくなる。何れのヒユーズも焼切されて
いない場合には、何れかのアドレス信号が供給さ
れた場合に、配線３１に接続されている冗長な行
は接地状態とされ、冗長な行が存在するというこ
とはメモリの残部に対して何等影響を与えること
がない。
冗長な行を使用することが望まれる場合には、
冗長な行の所望のアドレスに対応するものを除い
て全てのヒユーズを焼切する。この様にすること
により、焼切されていないヒユーズを有するアド
レスビツトの１個又はそれ以上が高である場合に
のみ冗長な行が接地状態とされる。接続されてい
るアドレスビツトの全てが低である場合に、冗長
な行３１が選択される。
冗長な行の所望のアドレスに対応するものを除い
て全てのヒユーズを焼切する。この様にすること
により、焼切されていないヒユーズを有するアド
レスビツトの１個又はそれ以上が高である場合に
のみ冗長な行が接地状態とされる。接続されてい
るアドレスビツトの全てが低である場合に、冗長
な行３１が選択される。
第３図はトランジスタ２３へ印加する為の制御
信号cを発生する方法を示している。第３図に
示した如く、複数個の冗長な行のアドレスRR1，
RR2，…RRn（これらの発生源は第２図に示して
ある）がORゲート４５へ印加される。アドレス
入力A4及び4が排他的ORゲート４６の端子へ
印加される。ゲート４５及び４６からの出力信号
がNANDゲート４７の入力端子へ供給され、従
つて制御信号φcが発生される。その制御信号は反
転された後にトランジスタ２３を制御する為に使
用される。
信号cを発生する方法を示している。第３図に
示した如く、複数個の冗長な行のアドレスRR1，
RR2，…RRn（これらの発生源は第２図に示して
ある）がORゲート４５へ印加される。アドレス
入力A4及び4が排他的ORゲート４６の端子へ
印加される。ゲート４５及び４６からの出力信号
がNANDゲート４７の入力端子へ供給され、従
つて制御信号φcが発生される。その制御信号は反
転された後にトランジスタ２３を制御する為に使
用される。
第１図乃至第３図に示した回路の場合、メモリ
セルを有するチツプがイネーブルされると、信号
φcが低状態を維持する。全ての行、即ち存在す
る場合には冗長な行も含めて全ての行が高状態と
される。何故ならば、チツプが非選択状態とされ
た場合には、アドレスバツフアの出力が有効とな
るまで全てのアドレスは無条件に低だからであ
る。アドレス信号Ａ４及び４が有効となると、
排他的ORゲート４６がNANDゲート４７へ信号
を供給する。冗長な行が選択されると、ORゲー
ト４５も信号を供給し、φcが低となり、cが高
となつて全ての正規の行を非選択状態とする。従
つて、全ての冗長な行に対して、必要なアドレス
信号を与える為には選択したヒユーズのみを焼切
することが必要であるに過ぎない。ヒユーズが焼
切されない場合には、如何なるアドレス信号によ
つても冗長な行が選択されるということはない。
セルを有するチツプがイネーブルされると、信号
φcが低状態を維持する。全ての行、即ち存在す
る場合には冗長な行も含めて全ての行が高状態と
される。何故ならば、チツプが非選択状態とされ
た場合には、アドレスバツフアの出力が有効とな
るまで全てのアドレスは無条件に低だからであ
る。アドレス信号Ａ４及び４が有効となると、
排他的ORゲート４６がNANDゲート４７へ信号
を供給する。冗長な行が選択されると、ORゲー
ト４５も信号を供給し、φcが低となり、cが高
となつて全ての正規の行を非選択状態とする。従
つて、全ての冗長な行に対して、必要なアドレス
信号を与える為には選択したヒユーズのみを焼切
することが必要であるに過ぎない。ヒユーズが焼
切されない場合には、如何なるアドレス信号によ
つても冗長な行が選択されるということはない。
以上、本発明の具体的実施の態様について詳細
に説明したが、本発明はこれら具体的にのみ限定
されるべきものではなく、本発明の技術的範囲を
逸脱することなしに種々の変形が可能であること
は勿論である。
に説明したが、本発明はこれら具体的にのみ限定
されるべきものではなく、本発明の技術的範囲を
逸脱することなしに種々の変形が可能であること
は勿論である。
第１図は集積回路メモリの正規の行に対するア
ドレス回路を図示した電気回路図、第２図はメモ
リの冗長（補助）の行に対するデコーダを示した
回路図、第３図は第１図及び第２図に於いて供給
する制御信号を発生する為に使用される回路を示
した説明図、である。 符号の説明、１０，３１……配線、Ａ……アド
レス信号、Ｆ……ヒユーズ、CE……チツプイネ
ーブル、RR……冗長行アドレス。
ドレス回路を図示した電気回路図、第２図はメモ
リの冗長（補助）の行に対するデコーダを示した
回路図、第３図は第１図及び第２図に於いて供給
する制御信号を発生する為に使用される回路を示
した説明図、である。 符号の説明、１０，３１……配線、Ａ……アド
レス信号、Ｆ……ヒユーズ、CE……チツプイネ
ーブル、RR……冗長行アドレス。
Claims (1)
- 【特許請求の範囲】 １ 第１の行のメモリセルを有すると共に前記第
１の行の１つの行の代わりに接続される少なくと
も１個の選択的に接続可能である冗長な第２の行
のメモリセルを有する集積回路メモリ用のデコー
ド装置において、前記少なくとも１個の第２の行
の各々へ接続されており且つ前記少なくとも１個
の第２の行の各々に対するアドレスを形成するた
めの複数個の選択可能な接続部を具備した冗長な
デコーダ手段を有しており、アドレスの少なくと
も１ビツトが供給されると共に前記アドレスによ
つて前記少なくとも１個の第２の行の何れかが選
択されたことを表す信号が供給された場合に所定
の状態の制御信号を発生する論理手段を有してお
り、前記論理手段からの前記制御信号を受け取る
べく接続されており前記制御信号に応答して前記
第１の行を制御するデコーダ手段を有することを
特徴とする装置。 ２ 特許請求の範囲第１項において、前記論理手
段が、前記少なくとも１個の第２の行の全てから
選択されたことを表す信号を受け取るべく接続さ
れている第１手段と、アドレスの少なくとも１ビ
ツトを受け取るべく接続されている第２手段とを
有することを特徴とする装置。 ３ 特許請求の範囲第２項において、前記少なく
とも１個の第２の行に対するアドレス信号の何れ
かが受け取られた場合に、前記第１手段が第２出
力信号を供給することを特徴とする装置。 ４ 特許請求の範囲第３項において、前記第２手
段がアドレスビツトの補元を受け取るべく接続さ
れており、且つ第２出力信号を供給することを特
徴とする装置。 ５ 特許請求の範囲第４項において、前記第１手
段がORゲートを有することを特徴とする装置。 ６ 特許請求の範囲第５項において、前記第２手
段が排他的ORゲートを有することを特徴とする
装置。 ７ 特許請求の範囲第５項において、前記第１出
力信号及び第２出力信号の両方が論理ゲートへの
入力として接続されていることを特徴とする装
置。 ８ 特許請求の範囲第７項において、前記論理ゲ
ートがNANDゲートを有することを特徴とする
装置。 ９ 特許請求の範囲第７項において、前記論理ゲ
ート出力が前記論理手段の制御信号であることを
特徴とする装置。 １０ 特許請求の範囲第１項において、前記冗長
なデコーダ手段が複数個のトランジスタを有して
おり、その各々がアドレス信号を受け取ることを
特徴とする装置。 １１ 特許請求の範囲第１０項において、各トラ
ンジスタが前記少なくとも１個の第２の行と接地
との間において溶融手段と直列接続されているこ
とを特徴とする装置。 １２ 特許請求の範囲第１１項において、前記溶
融手段が破壊可能な電気的接続部を有することを
特徴とする装置。 １３ 特許請求の範囲第１１項において、各トラ
ンジスタが前記アドレス信号を受け取るべく接続
されている制御電極を有することを特徴とする装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/457,999 US4538247A (en) | 1983-01-14 | 1983-01-14 | Redundant rows in integrated circuit memories |
| US457999 | 1983-01-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59140700A JPS59140700A (ja) | 1984-08-13 |
| JPH0444359B2 true JPH0444359B2 (ja) | 1992-07-21 |
Family
ID=23818943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59003712A Granted JPS59140700A (ja) | 1983-01-14 | 1984-01-13 | 集積回路メモリ用のデコード装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4538247A (ja) |
| EP (1) | EP0114763A3 (ja) |
| JP (1) | JPS59140700A (ja) |
| CA (1) | CA1215471A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130000A (ja) * | 1983-12-15 | 1985-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS60191500A (ja) * | 1984-03-08 | 1985-09-28 | Sharp Corp | 冗長回路 |
| US4618784A (en) * | 1985-01-28 | 1986-10-21 | International Business Machines Corporation | High-performance, high-density CMOS decoder/driver circuit |
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