JP2550714B2 - 高抵抗半導体層埋め込み型半導体レーザ - Google Patents
高抵抗半導体層埋め込み型半導体レーザInfo
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- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
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- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
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- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
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- H01S5/227—Buried mesa structure ; Striped active layer
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は高速変調可能な高抵抗半導体層埋め込み型半
導体レーザに関する。
導体レーザに関する。
（従来の技術） 高度情報化社会の構築に伴い、光通信システムの大容
量化、通信ネットワークの高度化が進められている。光
通信システムの大容量化に有力な１つの手段として変調
速度の高速化が挙げられる。光源を超高速変調して高速
化を図った光通信システムにおいては、高速応答に優れ
た半導体レーザが要求される。
量化、通信ネットワークの高度化が進められている。光
通信システムの大容量化に有力な１つの手段として変調
速度の高速化が挙げられる。光源を超高速変調して高速
化を図った光通信システムにおいては、高速応答に優れ
た半導体レーザが要求される。
半導体レーザの活性領域にのみ電流を有効に閉じ込
め、屈折率差により光も活性領域に有効に閉じ込めるた
めの埋め込み層として、近年、半導体中の深い準位を利
用した高抵抗半導体層を用いる技術が注目され盛んに研
究・開発されている。
め、屈折率差により光も活性領域に有効に閉じ込めるた
めの埋め込み層として、近年、半導体中の深い準位を利
用した高抵抗半導体層を用いる技術が注目され盛んに研
究・開発されている。
高抵抗半導体層を埋め込み層に用いた半導体レーザで
は、p-n接合電流ブロック層を活性領域への電流狭窄に
用いていないので、寄生容量が小さく高速変調が可能と
なる。
は、p-n接合電流ブロック層を活性領域への電流狭窄に
用いていないので、寄生容量が小さく高速変調が可能と
なる。
高抵抗半導体層を埋め込み層に用いた半導体レーザの
従来構造例は、第７図に示すように、半導体基板40上に
形成された第１のクラッド層41と第２のクラッド層43で
挟まれたストライプ状の活性層42の両側を電子あるいは
正孔を捕獲する深い準位を有する高抵抗半導体層44で埋
め込み、電流を有効に活性層に注入しようとするもので
ある。図において、45はコンタクト層、46は絶縁膜、47
と48は電極を示す。
従来構造例は、第７図に示すように、半導体基板40上に
形成された第１のクラッド層41と第２のクラッド層43で
挟まれたストライプ状の活性層42の両側を電子あるいは
正孔を捕獲する深い準位を有する高抵抗半導体層44で埋
め込み、電流を有効に活性層に注入しようとするもので
ある。図において、45はコンタクト層、46は絶縁膜、47
と48は電極を示す。
（発明が解決しようとする課題） 上述した従来の技術では、電流ブロック層において電
子あるいは正孔のいずれか一方のみを捕獲する半絶縁性
半導体層（SI）が使われているのでp/SI/n構造の部分で
ダブルインジェクションによるｐ層からのホール電流が
流れ、活性領域以外を流れる漏れ電流となり、しきい値
電流の上昇、外部微分量子効率の低下、最大出力の低下
という半導体レーザの特性の劣化を招いていた。このた
め、従来の技術では、高抵抗半導体層を電流ブロック層
に用いた高性能な半導体レーザを得ることが困難であっ
た。
子あるいは正孔のいずれか一方のみを捕獲する半絶縁性
半導体層（SI）が使われているのでp/SI/n構造の部分で
ダブルインジェクションによるｐ層からのホール電流が
流れ、活性領域以外を流れる漏れ電流となり、しきい値
電流の上昇、外部微分量子効率の低下、最大出力の低下
という半導体レーザの特性の劣化を招いていた。このた
め、従来の技術では、高抵抗半導体層を電流ブロック層
に用いた高性能な半導体レーザを得ることが困難であっ
た。
本発明の目的は上記従来技術の欠点を改善し、高速変
調可能な高抵抗半導体層埋め込み型半導体レーザを提供
することにある。
調可能な高抵抗半導体層埋め込み型半導体レーザを提供
することにある。
（課題を解決するための手段） 前述の課題を解決するために本発明の高抵抗半導体層
埋め込み型半導体レーザは、半導体基板上に、一導電型
の第１のクラッド層、活性層、前記第１のクラッド層と
は反対導電型の第２のクラッド層を少なくとも含む２重
ヘテロ構造半導体レーザであって、前記活性層を含むス
トライプ状のメサと、このメサの両側に設けられた電流
ブロック層を有し、前記電流ブロック層が少なくとも電
子を捕獲する深い準位を有する半絶縁性半導体層および
正孔を捕獲する深い準位を有する半絶縁性半導体層を含
み、前記電子を捕獲する深い準位を有する半絶縁性半導
体層はｎ型半導体層とのみ接し、正孔を捕獲する深い準
位を有する半絶縁性半導体層はｐ型半導体層とのみ接す
るように形成される。
埋め込み型半導体レーザは、半導体基板上に、一導電型
の第１のクラッド層、活性層、前記第１のクラッド層と
は反対導電型の第２のクラッド層を少なくとも含む２重
ヘテロ構造半導体レーザであって、前記活性層を含むス
トライプ状のメサと、このメサの両側に設けられた電流
ブロック層を有し、前記電流ブロック層が少なくとも電
子を捕獲する深い準位を有する半絶縁性半導体層および
正孔を捕獲する深い準位を有する半絶縁性半導体層を含
み、前記電子を捕獲する深い準位を有する半絶縁性半導
体層はｎ型半導体層とのみ接し、正孔を捕獲する深い準
位を有する半絶縁性半導体層はｐ型半導体層とのみ接す
るように形成される。
（作用） 第５図（ａ）は、ｐ型半導体層、深い電子捕獲準位を
有する半絶縁性半導体層、ｎ型半導体層を接触し、順方
向バイアス電圧をかけたときのエネルギーバンド図であ
る。また、第５図（ｂ）は、ｐ型半導体層、深い正孔捕
獲準位を有する半絶縁性半導体層、ｎ型半導体層を接触
し、順方向バイアス電圧をかけたときのエネルギーバン
ド図である。
有する半絶縁性半導体層、ｎ型半導体層を接触し、順方
向バイアス電圧をかけたときのエネルギーバンド図であ
る。また、第５図（ｂ）は、ｐ型半導体層、深い正孔捕
獲準位を有する半絶縁性半導体層、ｎ型半導体層を接触
し、順方向バイアス電圧をかけたときのエネルギーバン
ド図である。
従来の高抵抗半導体層埋め込み型半導体レーザでは、
ｐ型クラッド層と高抵抗半導体層とｎ型クラッド層が直
接つながっており、半導体レーザ駆動時には、順方向に
バイアス電圧がかけられるので、第５図（ａ）ないしは
（ｂ）に示すエネルギーバンド図と等価になる。
ｐ型クラッド層と高抵抗半導体層とｎ型クラッド層が直
接つながっており、半導体レーザ駆動時には、順方向に
バイアス電圧がかけられるので、第５図（ａ）ないしは
（ｂ）に示すエネルギーバンド図と等価になる。
このため、深い電子捕獲準位を有する半絶縁性半導体
層の場合は、ｐ型クラッド層と半絶縁性半導体層の界面
付近において電子と正孔が再結合し、再結合電流が流れ
る。また、深い正孔捕獲準位を有する半絶縁性半導体層
の場合は、ｎ型クラッド層と半絶縁性半導体層の界面付
近において電子と正孔が再結合し、再結合電流が流れ
る。
層の場合は、ｐ型クラッド層と半絶縁性半導体層の界面
付近において電子と正孔が再結合し、再結合電流が流れ
る。また、深い正孔捕獲準位を有する半絶縁性半導体層
の場合は、ｎ型クラッド層と半絶縁性半導体層の界面付
近において電子と正孔が再結合し、再結合電流が流れ
る。
一方、第６図（ａ）には上述本発明の構成における電
流ブロック層のエネルギーバンド図が示されている。
流ブロック層のエネルギーバンド図が示されている。
ｎ型クラッド層から注入される電子は、深い電子捕獲
準位を有する半絶縁性半導体層により捕獲され、ｐ型ク
ラッド層から注入される正孔は深い正孔捕獲準位を有す
る半絶縁性半導体層により捕獲されるため電子と正孔の
再結合が抑制される。
準位を有する半絶縁性半導体層により捕獲され、ｐ型ク
ラッド層から注入される正孔は深い正孔捕獲準位を有す
る半絶縁性半導体層により捕獲されるため電子と正孔の
再結合が抑制される。
また、第６図（ｂ）には上記電流ブロック層のエネル
ギーバンド図が示されている。
ギーバンド図が示されている。
深い電子捕獲準位を有する半絶縁性半導体層がｎ型半
導体層で囲まれているので、半絶縁性半導体層の深い準
位に捕獲された電子に正孔が再結合することはない。ま
た、深い正孔捕獲準位を有する半絶縁性半導体層はｐ型
半導体で囲まれているので、半絶縁性半導体層の深い準
位に捕獲された正孔に電子が再結合することはない。更
に、深い電子捕獲準位を有する半絶縁性半導体層と深い
正孔捕獲準位を有する半絶縁性半導体層の間に挿入され
たｎ型半導体層とｐ型半導体層は、広い面積で接してい
るが、ｎ型半導体層は、ｎ型クラッド層もしくはｎ型基
板と半絶縁性半導体層を挟んでいるため電子がｎ型半導
体層に供給されることはなく、一方、ｐ型半導体層はｐ
型クラッド層またはｐ型キャップ層と半絶縁性半導体層
を挟んでいるので正孔がｐ型半導体層へ供給されること
はなく、このp-n結合において電流が流れることはな
い。
導体層で囲まれているので、半絶縁性半導体層の深い準
位に捕獲された電子に正孔が再結合することはない。ま
た、深い正孔捕獲準位を有する半絶縁性半導体層はｐ型
半導体で囲まれているので、半絶縁性半導体層の深い準
位に捕獲された正孔に電子が再結合することはない。更
に、深い電子捕獲準位を有する半絶縁性半導体層と深い
正孔捕獲準位を有する半絶縁性半導体層の間に挿入され
たｎ型半導体層とｐ型半導体層は、広い面積で接してい
るが、ｎ型半導体層は、ｎ型クラッド層もしくはｎ型基
板と半絶縁性半導体層を挟んでいるため電子がｎ型半導
体層に供給されることはなく、一方、ｐ型半導体層はｐ
型クラッド層またはｐ型キャップ層と半絶縁性半導体層
を挟んでいるので正孔がｐ型半導体層へ供給されること
はなく、このp-n結合において電流が流れることはな
い。
以上述べたように、本発明による高抵抗層埋め込み型
半導体レーザにおいては、漏れ電流が殆どなく活性層に
おいて注入電流が有効に光に変換されるため、低しきい
値電流、高い外部微分量子効率、高い光出力を期待する
ことができる。
半導体レーザにおいては、漏れ電流が殆どなく活性層に
おいて注入電流が有効に光に変換されるため、低しきい
値電流、高い外部微分量子効率、高い光出力を期待する
ことができる。
（実施例） 次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例に関連する半導体構造を
示す断面図である。本実施例においては、長波長系材料
である燐化インジウム（InP）系材料の例について説明
する。
示す断面図である。本実施例においては、長波長系材料
である燐化インジウム（InP）系材料の例について説明
する。
本構造の半導体レーザは次の工程を経て得られる。ま
ず、（100）面の出た硫黄（Ｓ）ドーピングｎ型InP基板
11上に有機金属気相成長法（MOVPE）を用いて、シリコ
ン（Si）ドーピングｎ型InP層18［ｎ＝１×1018cm-3］
を厚さ１μｍ、発光波長1.55μｍのバンドギャップを有
するインジウム・ガリウム・ひ素・燐（InGaAsP）活性
層19を厚さ0.15μｍ、亜鉛（Zn）ドーピングｐ型InP層2
0［ｐ＝１×1018cm-3］を厚さ1.5μｍ、Znドーピングｐ
型InGaAsPコンタクト層17［ｐ＝１×1019cm-3］を厚さ
0.5μｍ、それぞれ連続的にエピタキシャル成長する。
ず、（100）面の出た硫黄（Ｓ）ドーピングｎ型InP基板
11上に有機金属気相成長法（MOVPE）を用いて、シリコ
ン（Si）ドーピングｎ型InP層18［ｎ＝１×1018cm-3］
を厚さ１μｍ、発光波長1.55μｍのバンドギャップを有
するインジウム・ガリウム・ひ素・燐（InGaAsP）活性
層19を厚さ0.15μｍ、亜鉛（Zn）ドーピングｐ型InP層2
0［ｐ＝１×1018cm-3］を厚さ1.5μｍ、Znドーピングｐ
型InGaAsPコンタクト層17［ｐ＝１×1019cm-3］を厚さ
0.5μｍ、それぞれ連続的にエピタキシャル成長する。
次に、CVD技術およびフォトリソグラフィーの手法に
より、＜011＞方向に厚み約2000Å、幅２μｍのSiO2ス
トライプ状マスクを300μｍ間隔で形成する。その後、
化学エッチングによりｐ型InGaAsPコンタクト層17、ｐ
型InP層20、InGaAsP活性層19、ｎ型InP層18をメサスト
ライプの高さが3.5μｍになるようにエッチングする。
より、＜011＞方向に厚み約2000Å、幅２μｍのSiO2ス
トライプ状マスクを300μｍ間隔で形成する。その後、
化学エッチングによりｐ型InGaAsPコンタクト層17、ｐ
型InP層20、InGaAsP活性層19、ｎ型InP層18をメサスト
ライプの高さが3.5μｍになるようにエッチングする。
さらに、SiO2ストライプ状マスクを残したまま、メサ
ストライプの凹部分に鉄（Fe）ドーピング高抵抗InP層1
2を厚さ1.5μｍ、チタン（Ti）ドーピング高抵抗InP層1
5を厚さ2.0μｍをMOVPEにより全体が平坦になるように
選択エピタキシャル成長する。SiO2ストライプ状マスク
を弗化アンモニウムにより除去した後、全体の厚さが12
0μｍ程度になるまで研磨し、ｐ型半導体側、およびｎ
型半導体基板側の電極10を真空蒸着法により形成し、ア
ニーリングした後、個々の半導体レーザにへき開分離
し、全加工を終了し、第１図に示す半導体レーザが出来
上がる。
ストライプの凹部分に鉄（Fe）ドーピング高抵抗InP層1
2を厚さ1.5μｍ、チタン（Ti）ドーピング高抵抗InP層1
5を厚さ2.0μｍをMOVPEにより全体が平坦になるように
選択エピタキシャル成長する。SiO2ストライプ状マスク
を弗化アンモニウムにより除去した後、全体の厚さが12
0μｍ程度になるまで研磨し、ｐ型半導体側、およびｎ
型半導体基板側の電極10を真空蒸着法により形成し、ア
ニーリングした後、個々の半導体レーザにへき開分離
し、全加工を終了し、第１図に示す半導体レーザが出来
上がる。
第２図〜第４図には、上記した電流ブロックの電子捕
獲のための半絶縁性半導体層をｎ型半導体層とのみ接
し、正孔捕獲のための半絶縁性半導体層をｐ型半導体層
とのみ接するように構成された実施例の断面図が示され
ている。
獲のための半絶縁性半導体層をｎ型半導体層とのみ接
し、正孔捕獲のための半絶縁性半導体層をｐ型半導体層
とのみ接するように構成された実施例の断面図が示され
ている。
第２図に示す半導体レーザは次のようにして得られ
る。即ち、（100）面の出たＳドーピングｎ型InP基板11
上にMOVPEを用いて、Siドーピングｎ型InP層18［ｎ＝１
×1018cm-3］を厚さ１μｍ、発光波長1.55μｍのバンド
ギャップを有するInGaAsP活性層19を厚さ0.15μｍ、Zn
ドーピングｐ型InP層20［ｐ＝１×1018cm-3］を厚さ0.1
μｍ、それぞれ連続的にエピタキシャル成長する。
る。即ち、（100）面の出たＳドーピングｎ型InP基板11
上にMOVPEを用いて、Siドーピングｎ型InP層18［ｎ＝１
×1018cm-3］を厚さ１μｍ、発光波長1.55μｍのバンド
ギャップを有するInGaAsP活性層19を厚さ0.15μｍ、Zn
ドーピングｐ型InP層20［ｐ＝１×1018cm-3］を厚さ0.1
μｍ、それぞれ連続的にエピタキシャル成長する。
次に、CVD技術およびフォトリソグラフィーの手法に
より、＜011＞方向に厚み約2000Å、幅２μｍのSiO2ス
トライプ状マスクを300μｍ間隔で形成する。その後、
化学エッチングにより厚み0.1μｍのｐ型InP層20、InGa
AsP活性層19、ｎ型InP層18をメサストライプの高さが1.
5μｍになるようにエッチングする。
より、＜011＞方向に厚み約2000Å、幅２μｍのSiO2ス
トライプ状マスクを300μｍ間隔で形成する。その後、
化学エッチングにより厚み0.1μｍのｐ型InP層20、InGa
AsP活性層19、ｎ型InP層18をメサストライプの高さが1.
5μｍになるようにエッチングする。
さらに、SiO2ストライプ状マスクを残したまま、メサ
ストライプの凹部分にFeドーピング高抵抗InP層12を厚
さ1.5μｍ、Siドーピングｎ型InP層13［ｎ＝４×1018cm
-3］を厚さ0.4μｍ、Znドーピングｐ型InP層14［ｐ＝７
×1017cm-3］を厚さ0.4μｍ、Tiドーピング高抵抗InP層
15を厚さ1.2μmMOVPEにより選択エピタキシャル成長す
る。SiO2ストライプ状マスクを弗化アンモニウムにより
除去した後、厚さ0.1μｍのｐ型InP層20上、およびTiド
ーピング高抵抗InP層15上に厚さ2.5μｍのZnドーピング
ｐ型InP層16［ｐ＝７×1017cm-3］を表面が平坦になる
ようにMOVPEによりエピタキシャル成長し、続いて、Zn
ドーピングｐ型InGaAsPコンタクト層17［ｐ＝１×1019c
m-3］を厚さ0.5μmMOVPEによりエピタキシャル成長す
る。
ストライプの凹部分にFeドーピング高抵抗InP層12を厚
さ1.5μｍ、Siドーピングｎ型InP層13［ｎ＝４×1018cm
-3］を厚さ0.4μｍ、Znドーピングｐ型InP層14［ｐ＝７
×1017cm-3］を厚さ0.4μｍ、Tiドーピング高抵抗InP層
15を厚さ1.2μmMOVPEにより選択エピタキシャル成長す
る。SiO2ストライプ状マスクを弗化アンモニウムにより
除去した後、厚さ0.1μｍのｐ型InP層20上、およびTiド
ーピング高抵抗InP層15上に厚さ2.5μｍのZnドーピング
ｐ型InP層16［ｐ＝７×1017cm-3］を表面が平坦になる
ようにMOVPEによりエピタキシャル成長し、続いて、Zn
ドーピングｐ型InGaAsPコンタクト層17［ｐ＝１×1019c
m-3］を厚さ0.5μmMOVPEによりエピタキシャル成長す
る。
最後に全体の厚さが120μｍ程度になるまで研磨し、
ｐ型半導体側およびｎ型半導体基板側の電極10を真空蒸
着法により形成し、アニーリングした後、個々の半導体
レーザにへき開分離し、全加工を終了し、第２図に示す
半導体レーザが出き上がる。
ｐ型半導体側およびｎ型半導体基板側の電極10を真空蒸
着法により形成し、アニーリングした後、個々の半導体
レーザにへき開分離し、全加工を終了し、第２図に示す
半導体レーザが出き上がる。
次に第３図に示す半導体レーザは次のように得られ
る。まず、（100）面の出たZnドーピングｐ型InP基板21
上にMOVPEを用いて、Znドーピングｐ型InP層23［ｐ＝１
×1018cm-3］を厚さ１μｍ、発光波長1.55μｍのバンド
ギャップを有するInGaAsP活性層19を厚さ0.15μｍ、Si
ドーピングｎ型InP層24［ｎ＝１×1018cm-3］を厚さ0.1
μｍ、それぞれ連続的にエピタキシャル成長する。
る。まず、（100）面の出たZnドーピングｐ型InP基板21
上にMOVPEを用いて、Znドーピングｐ型InP層23［ｐ＝１
×1018cm-3］を厚さ１μｍ、発光波長1.55μｍのバンド
ギャップを有するInGaAsP活性層19を厚さ0.15μｍ、Si
ドーピングｎ型InP層24［ｎ＝１×1018cm-3］を厚さ0.1
μｍ、それぞれ連続的にエピタキシャル成長する。
次に、CVD技術およびフォトリソグラフィーの手法に
より、＜011＞方向に厚み約2000Å、幅２μｍのSiO2ス
トライプ状マスクを300μｍ間隔で形成する。その後、
化学エッチングにより厚み0.1μｍのｎ型InP層24、InGa
AsP活性層19、ｐ型InP層23をメサストライプの高さが1.
5μｍになるようにエッチングする。
より、＜011＞方向に厚み約2000Å、幅２μｍのSiO2ス
トライプ状マスクを300μｍ間隔で形成する。その後、
化学エッチングにより厚み0.1μｍのｎ型InP層24、InGa
AsP活性層19、ｐ型InP層23をメサストライプの高さが1.
5μｍになるようにエッチングする。
さらに、SiO2ストライプ状マスクを残したまま、メサ
ストライプの凹部分にTiドーピング高抵抗InP層15を厚
さ1.5μｍ、Znドーピングｐ型InP層14［ｐ＝７×1017cm
-3］を厚さ0.4μｍ、Siドーピングｎ型InP層13［ｎ＝４
×1018cm-3］を厚さ0.4μｍ、Feドーピング高抵抗InP層
12を厚さ1.2μm,MOVPEにより選択エピタキシャル成長す
る。SiO2ストライプ状マスクを弗化アンモニウムにより
除去した後、厚さ0.1μｍのｎ型InP層24上、およびFeド
ーピング高抵抗InP層12上に厚さ2.5μｍのSiドーピング
ｎ型InP層18［ｎ＝１×1018cm-3］を表面が平坦になる
ようにMOVPEによりエピタキシャル成長し、続いて、Si
ドーピングｎ型InGaAsPコンタクト層22［ｎ＝１×1019c
m-3］を厚さ0.5μm,MOVPEによりエピタキシャル成長す
る。
ストライプの凹部分にTiドーピング高抵抗InP層15を厚
さ1.5μｍ、Znドーピングｐ型InP層14［ｐ＝７×1017cm
-3］を厚さ0.4μｍ、Siドーピングｎ型InP層13［ｎ＝４
×1018cm-3］を厚さ0.4μｍ、Feドーピング高抵抗InP層
12を厚さ1.2μm,MOVPEにより選択エピタキシャル成長す
る。SiO2ストライプ状マスクを弗化アンモニウムにより
除去した後、厚さ0.1μｍのｎ型InP層24上、およびFeド
ーピング高抵抗InP層12上に厚さ2.5μｍのSiドーピング
ｎ型InP層18［ｎ＝１×1018cm-3］を表面が平坦になる
ようにMOVPEによりエピタキシャル成長し、続いて、Si
ドーピングｎ型InGaAsPコンタクト層22［ｎ＝１×1019c
m-3］を厚さ0.5μm,MOVPEによりエピタキシャル成長す
る。
最後に全体の厚さが120μｍ程度になるまで研磨し、
ｐ型半導体側、およびｎ型半導体基板側の電極10を真空
蒸着法により形成し、アニーリングした後、個々の半導
体レーザにへき開分離し、全加工を終了し、第３図に示
す半導体レーザが出来上がる。
ｐ型半導体側、およびｎ型半導体基板側の電極10を真空
蒸着法により形成し、アニーリングした後、個々の半導
体レーザにへき開分離し、全加工を終了し、第３図に示
す半導体レーザが出来上がる。
なお、第２図と第３図に示す実施例において、Feドー
ピング高抵抗InP層12とｐ型InP16,20,23のメサの部分が
接している場合およびTiドーピング高抵抗InP層15とｎ
型InP層18,24のメサ部分が接している場合も含まれる。
ピング高抵抗InP層12とｐ型InP16,20,23のメサの部分が
接している場合およびTiドーピング高抵抗InP層15とｎ
型InP層18,24のメサ部分が接している場合も含まれる。
次に第４図に示す半導体レーザを得るための工程を説
明する。まず、（100）面の出たＳドーピングｎ型InP基
板11上にMOVPEを用いて、Siドーピングｎ型InP層18［ｎ
＝１×1018cm-3］を厚さ１μｍ、発光波長1.55μｍのバ
ンドギャップを有するInGaAsP活性層19を厚さ0.15μ
ｍ、Znドーピングｐ型InP層20［ｐ＝１×1018cm-3］を
厚さ1.5μｍ、Znドーピングｐ型InGaAsPコンタクト層17
［ｐ＝１×1019cm-3］を厚さ0.5μｍ、それぞれ連続的
にエピタキシャル成長する。
明する。まず、（100）面の出たＳドーピングｎ型InP基
板11上にMOVPEを用いて、Siドーピングｎ型InP層18［ｎ
＝１×1018cm-3］を厚さ１μｍ、発光波長1.55μｍのバ
ンドギャップを有するInGaAsP活性層19を厚さ0.15μ
ｍ、Znドーピングｐ型InP層20［ｐ＝１×1018cm-3］を
厚さ1.5μｍ、Znドーピングｐ型InGaAsPコンタクト層17
［ｐ＝１×1019cm-3］を厚さ0.5μｍ、それぞれ連続的
にエピタキシャル成長する。
次に、CVD技術およびフォトリソグラフィーの手法に
より＜011＞方向に厚み2000Å、幅２μｍのSiO2ストラ
イプ状マスクを300μｍ間隔で形成する。その後、化学
エッチングによりｐ型InGaAsPコンタクト層17、ｐ型InP
層20、InGaAsP活性層19、ｎ型InP層18をメサストライプ
の高さが3.5μｍになるようにエッチングする。
より＜011＞方向に厚み2000Å、幅２μｍのSiO2ストラ
イプ状マスクを300μｍ間隔で形成する。その後、化学
エッチングによりｐ型InGaAsPコンタクト層17、ｐ型InP
層20、InGaAsP活性層19、ｎ型InP層18をメサストライプ
の高さが3.5μｍになるようにエッチングする。
さらに、SiO2ストライプ状マスクを残したまま、メサ
ストライプの凹部分に鉄（Fe）ドーピング高抵抗InP層1
2を厚さ1.5μｍ、Siドーピングｎ型InP層13［ｎ＝４×1
018cm-3］を厚さ0.4μｍ、Znドーピングｐ型InP層14
［ｐ＝７×1017cm-3］を厚さ0.4μｍ、チタン（Ti）ド
ーピング高抵抗InP層15を厚さ1.2μｍをMOVPEにより全
体が平坦になるように選択エピタキシャル成長する。Si
O2ストライプ状マスクを弗化アンモニウムにより除去し
た後、全体の厚さが120μｍ程度になるまで研磨し、ｐ
型半導体側、およびｎ型半導体基板側の電極10を真空蒸
着により形成し、アニーリングした後、個々の半導体レ
ーザにへき開分離し、全加工を終了し、第４図に示す半
導体レーザが出来上がる。
ストライプの凹部分に鉄（Fe）ドーピング高抵抗InP層1
2を厚さ1.5μｍ、Siドーピングｎ型InP層13［ｎ＝４×1
018cm-3］を厚さ0.4μｍ、Znドーピングｐ型InP層14
［ｐ＝７×1017cm-3］を厚さ0.4μｍ、チタン（Ti）ド
ーピング高抵抗InP層15を厚さ1.2μｍをMOVPEにより全
体が平坦になるように選択エピタキシャル成長する。Si
O2ストライプ状マスクを弗化アンモニウムにより除去し
た後、全体の厚さが120μｍ程度になるまで研磨し、ｐ
型半導体側、およびｎ型半導体基板側の電極10を真空蒸
着により形成し、アニーリングした後、個々の半導体レ
ーザにへき開分離し、全加工を終了し、第４図に示す半
導体レーザが出来上がる。
以上に説明した高抵抗半導体層埋め込み型半導体レー
ザをInP系長波長半導体レーザに適用すれば、活性層以
外を流れる無効電流が殆ど無く、p-n接合をブロック層
に用いたVSB型（V-grooved Substrate Buried Heterost
ructure Lasers）やDC-PBH型（Double Channel Planar
Buried Heterostructure Lasers）と同程度の10mA前後
のしきい値電流、および30％前後の片面外部微分量子効
率が得られる。
ザをInP系長波長半導体レーザに適用すれば、活性層以
外を流れる無効電流が殆ど無く、p-n接合をブロック層
に用いたVSB型（V-grooved Substrate Buried Heterost
ructure Lasers）やDC-PBH型（Double Channel Planar
Buried Heterostructure Lasers）と同程度の10mA前後
のしきい値電流、および30％前後の片面外部微分量子効
率が得られる。
更に、厚さ２〜３μｍの高抵抗半導体層を電流ブロッ
ク層に用いているゆえ、寄生容量は、４〜5pFで、数ギ
ガビット毎秒（Gb/sec）クラスの光通信システム用光源
として実用的に十分使用できる。
ク層に用いているゆえ、寄生容量は、４〜5pFで、数ギ
ガビット毎秒（Gb/sec）クラスの光通信システム用光源
として実用的に十分使用できる。
なお、上述の実施例においては、基板を半絶縁性半導
体にしても実現可能であり、また、材料系をGaAs系にし
ても実現可能であり、DFB（Distributed Feed Back）に
しても実現可能であり、活性領域を量子井戸構造にして
も実現可能である。
体にしても実現可能であり、また、材料系をGaAs系にし
ても実現可能であり、DFB（Distributed Feed Back）に
しても実現可能であり、活性領域を量子井戸構造にして
も実現可能である。
（発明の効果） 以上詳細に説明したように、本発明は、電子および正
孔を別々に半絶縁性半導体層の深い準位にトラップして
いるので低しきい値電流、高い外部微分量子効率、超高
速変調特性を有する高抵抗半導体層埋め込み型半導体レ
ーザを実現できる効果がある。
孔を別々に半絶縁性半導体層の深い準位にトラップして
いるので低しきい値電流、高い外部微分量子効率、超高
速変調特性を有する高抵抗半導体層埋め込み型半導体レ
ーザを実現できる効果がある。
更に、本発明では、深い電子トラップ準位を有する半
絶縁性半導体層はｎ型半導体層で囲み、深い正孔トラッ
プ準位を有する半絶縁性半導体層はｐ型半導体層で囲ん
でいので漏れ電流を防ぎ、低しきい値電流、高い外部微
分量子効率、超高速変調特性を実現できる効果がある。
絶縁性半導体層はｎ型半導体層で囲み、深い正孔トラッ
プ準位を有する半絶縁性半導体層はｐ型半導体層で囲ん
でいので漏れ電流を防ぎ、低しきい値電流、高い外部微
分量子効率、超高速変調特性を実現できる効果がある。
第１図は本発明による高抵抗半導体埋め込み型半導体レ
ーザの一実施例に関連する構造を示す断面図、第２図〜
第４図は本発明による高抵抗半導体層埋め込み型半導体
レーザの他の実施例の構造を示す断面図、第５図（ａ）
はｎ型半導体層、深い電子トラップ準位を有する半絶縁
性半導体層、ｐ型半導体層が接し、これに順バイアスが
かけられたときのハンド構造を示す図、第５図（ｂ）は
ｎ型半導体層、深い正孔トラップ準位を有する半絶縁性
半導体層、ｐ型半導体層が接し、これに順バイアスがか
けられたときのバンド構造を示す図、第６図（ａ）はｎ
型半導体層、深い電子トラップ準位を有する半絶縁性半
導体層、深い正孔トラップ準位を有する半絶縁性半導体
層、ｐ型半導体層が接したときのバンド構造を示す図、
第６図（ｂ）はｎ型半導体層、深い電子トラップ準位を
有する半絶縁性半導体層、ｎ型半導体層、ｐ型半導体
層、深い正孔トラップ準位を有する半絶縁性半導体層、
ｐ型半導体層が接したときのバンド構造を示す図、第７
図は従来の高抵抗電流ブロック層を有する半導体レーザ
の構造を示す断面図である。 10……電極、11……ｎ型InP基板、12……Feドーピング
高抵抗InP層、13……ｎ型InP層、14……ｐ型InP層、15
……Tiドーピング高抵抗InP、16……ｐ型InP層、17……
ｐ型InGaAsPコンタクト層、18……ｎ型InP層、19……In
GaAsP活性層、20……Ｐ型InP層、21……ｐ型InP基板、2
2……ｎ型InGaAsPコンタクト層、23……ｐ型InP層、24
……ｎ型InP層、40……半導体基板、41……第１のクラ
ッド層、42……活性層、43……第２のクラッド層、44…
…高抵抗半導体層、45……コンタクト層、46……絶縁
膜、47……電極、48……電極。
ーザの一実施例に関連する構造を示す断面図、第２図〜
第４図は本発明による高抵抗半導体層埋め込み型半導体
レーザの他の実施例の構造を示す断面図、第５図（ａ）
はｎ型半導体層、深い電子トラップ準位を有する半絶縁
性半導体層、ｐ型半導体層が接し、これに順バイアスが
かけられたときのハンド構造を示す図、第５図（ｂ）は
ｎ型半導体層、深い正孔トラップ準位を有する半絶縁性
半導体層、ｐ型半導体層が接し、これに順バイアスがか
けられたときのバンド構造を示す図、第６図（ａ）はｎ
型半導体層、深い電子トラップ準位を有する半絶縁性半
導体層、深い正孔トラップ準位を有する半絶縁性半導体
層、ｐ型半導体層が接したときのバンド構造を示す図、
第６図（ｂ）はｎ型半導体層、深い電子トラップ準位を
有する半絶縁性半導体層、ｎ型半導体層、ｐ型半導体
層、深い正孔トラップ準位を有する半絶縁性半導体層、
ｐ型半導体層が接したときのバンド構造を示す図、第７
図は従来の高抵抗電流ブロック層を有する半導体レーザ
の構造を示す断面図である。 10……電極、11……ｎ型InP基板、12……Feドーピング
高抵抗InP層、13……ｎ型InP層、14……ｐ型InP層、15
……Tiドーピング高抵抗InP、16……ｐ型InP層、17……
ｐ型InGaAsPコンタクト層、18……ｎ型InP層、19……In
GaAsP活性層、20……Ｐ型InP層、21……ｐ型InP基板、2
2……ｎ型InGaAsPコンタクト層、23……ｐ型InP層、24
……ｎ型InP層、40……半導体基板、41……第１のクラ
ッド層、42……活性層、43……第２のクラッド層、44…
…高抵抗半導体層、45……コンタクト層、46……絶縁
膜、47……電極、48……電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−230387（ＪＰ，Ａ) 特開 昭61−290790（ＪＰ，Ａ) 特開 平３−49282（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板上に、一導電型の第１のクラッ
ド層、活性層、前記第１のクラッド層とは反対導電型の
第２のクラッド層を少なくとも含む２重ヘテロ構造半導
体レーザであって、前記活性層を含むストライプ状のメ
サと、このメサの両側に設けられた電流ブロック層を有
し、前記電流ブロック層が少なくとも電子を捕獲する深
い準位を有する半絶縁性半導体層および正孔を捕獲する
深い準位を有する半絶縁性半導体層を含み、前記電子を
捕獲する深い準位を有する半導体層はｎ型半導体層との
み接し、正孔を捕獲する深い準位を有する半絶縁性半導
体層はｐ型半導体層とのみ接するように形成されて成る
ことを特徴とする高抵抗半導体層埋め込み型半導体レー
ザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189550A JP2550714B2 (ja) | 1989-07-21 | 1989-07-21 | 高抵抗半導体層埋め込み型半導体レーザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189550A JP2550714B2 (ja) | 1989-07-21 | 1989-07-21 | 高抵抗半導体層埋め込み型半導体レーザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353582A JPH0353582A (ja) | 1991-03-07 |
| JP2550714B2 true JP2550714B2 (ja) | 1996-11-06 |
Family
ID=16243197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189550A Expired - Fee Related JP2550714B2 (ja) | 1989-07-21 | 1989-07-21 | 高抵抗半導体層埋め込み型半導体レーザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550714B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1750336B1 (en) * | 2004-05-26 | 2012-04-04 | Nippon Telegraph And Telephone Corporation | Semiconductor optical device and a method of fabricating the same |
| JP4830808B2 (ja) * | 2006-11-24 | 2011-12-07 | 株式会社豊田自動織機 | エアジェット織機の圧縮空気異常検出方法 |
| JP2013182976A (ja) * | 2012-03-01 | 2013-09-12 | Mitsubishi Electric Corp | 埋め込み型光半導体素子 |
| JP2016031970A (ja) * | 2014-07-28 | 2016-03-07 | 三菱電機株式会社 | 光半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230387A (ja) * | 1985-04-05 | 1986-10-14 | Fujitsu Ltd | 埋込型半導体レ−ザ |
| JPS61290790A (ja) * | 1985-06-18 | 1986-12-20 | Fujitsu Ltd | 発光素子の製造方法 |
| JP2738040B2 (ja) * | 1989-07-17 | 1998-04-08 | 住友電気工業株式会社 | 半導体発光装置 |
-
1989
- 1989-07-21 JP JP1189550A patent/JP2550714B2/ja not_active Expired - Fee Related
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|---|---|
| JPH0353582A (ja) | 1991-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |