JPH05299764A - 半導体レーザの製造方法 - Google Patents
半導体レーザの製造方法Info
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- JPH05299764A JPH05299764A JP10431392A JP10431392A JPH05299764A JP H05299764 A JPH05299764 A JP H05299764A JP 10431392 A JP10431392 A JP 10431392A JP 10431392 A JP10431392 A JP 10431392A JP H05299764 A JPH05299764 A JP H05299764A
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Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】
【目的】 再現性良好にかつ容易なプロセスで低しきい
値かつ低リーク電流を実現する。 【構成】 (100) 面を主面とするn-InP 基板１１上に<0
11> 方向への周期構造を有する回折格子１２を形成す
る。ＳｉＯ2 膜を堆積したのちストライプ状の開口部を
形成して、ＳｉＯ2 膜からなる絶縁膜パターン１３を形
成する。開口部上に、ＭＯＶＰＥ法によりn-InGaAsP 光
導波層１４，InGaAsP 活性層１５，p-InP クラッド層１
６（d=0.4 μｍ）およびInGaAsP マスク層１７を順次積
層し台形状活性層ストライプを形成する。絶縁膜パター
ン１３を除去した後、塩酸を含む混合液でn-InP 基板１
１を２μｍから３μｍの深さでエッチングする。ＬＰＥ
法によりp-InP 埋め込み層１８，n-InP ブロック層１
９，p-InP 平坦化層２０およびp-InGaAsP コンタクト層
２１を順次エピタキシャル成長を行い埋め込み型ヘテロ
構造を形成する。
値かつ低リーク電流を実現する。 【構成】 (100) 面を主面とするn-InP 基板１１上に<0
11> 方向への周期構造を有する回折格子１２を形成す
る。ＳｉＯ2 膜を堆積したのちストライプ状の開口部を
形成して、ＳｉＯ2 膜からなる絶縁膜パターン１３を形
成する。開口部上に、ＭＯＶＰＥ法によりn-InGaAsP 光
導波層１４，InGaAsP 活性層１５，p-InP クラッド層１
６（d=0.4 μｍ）およびInGaAsP マスク層１７を順次積
層し台形状活性層ストライプを形成する。絶縁膜パター
ン１３を除去した後、塩酸を含む混合液でn-InP 基板１
１を２μｍから３μｍの深さでエッチングする。ＬＰＥ
法によりp-InP 埋め込み層１８，n-InP ブロック層１
９，p-InP 平坦化層２０およびp-InGaAsP コンタクト層
２１を順次エピタキシャル成長を行い埋め込み型ヘテロ
構造を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、光ファイバー通信用
光源として重要である長波長帯埋め込み型の半導体レー
ザの製造方法に関するものである。
光源として重要である長波長帯埋め込み型の半導体レー
ザの製造方法に関するものである。
【０００２】
【従来の技術】近年映像伝送の分野、特にＣＡＴＶの分
野でアナログ多重光伝送システムの導入が進んでいる。
ここでは光源として低伝送歪特性の長波長帯半導体レー
ザが必要とされる。現在主に１０チャンネル以下の伝送
ではInP 系のファブリペロ型半導体レーザが、それ以上
の多チャンネル伝送系では同材料を用いた分布帰還型レ
ーザ（以下「ＤＦＢレーザ」という）が用いられてい
る。いずれの場合も低伝送歪特性を実現するには半導体
レーザの光出力−電流特性の高い直線性が要求され、リ
ーク電流を極力抑えた埋め込み構造が必要となる。InP
系の半導体レーザは低しきい値発振、横モードの安定性
の立場から活性層の周囲をよりエネルギーギャップが大
きく、屈折率の小さな半導体材料でおおわれた埋め込み
型へテロ（ＢＨ）構造が広く用いられている。
野でアナログ多重光伝送システムの導入が進んでいる。
ここでは光源として低伝送歪特性の長波長帯半導体レー
ザが必要とされる。現在主に１０チャンネル以下の伝送
ではInP 系のファブリペロ型半導体レーザが、それ以上
の多チャンネル伝送系では同材料を用いた分布帰還型レ
ーザ（以下「ＤＦＢレーザ」という）が用いられてい
る。いずれの場合も低伝送歪特性を実現するには半導体
レーザの光出力−電流特性の高い直線性が要求され、リ
ーク電流を極力抑えた埋め込み構造が必要となる。InP
系の半導体レーザは低しきい値発振、横モードの安定性
の立場から活性層の周囲をよりエネルギーギャップが大
きく、屈折率の小さな半導体材料でおおわれた埋め込み
型へテロ（ＢＨ）構造が広く用いられている。
【０００３】図３に従来の半導体レーザとしてＢＨ構造
の一例を示す。図３において、３１はn-InP 基板（n=1
×1018cm-3、厚みd=100 μｍ）、３２はn-InP クラッド
層（n=1 ×1018cm-3、d=3 μｍ）、３３はInGaAsP 活性
層（λg=1.3 μｍ、d=0.12μｍ）、３４はp-InP クラッ
ド層（p=1 ×1018cm-3、d=0.3 μｍ）、３５はp-InP埋
め込み層（p=1.5 ×1018cm-3、d=1.5 μｍ）、３６はn-
InP 電流ブロック層（n=1 ×1018cm-3、d=1 μｍ）、３
７はp-InP 平坦化層（p=1.5 ×1018cm-3、d=3μｍ）、
３８はp-InGaAsP コンタクト層（λg=1.3 μｍ、p=2 ×
1018cm-3、d=1μｍ）である。
の一例を示す。図３において、３１はn-InP 基板（n=1
×1018cm-3、厚みd=100 μｍ）、３２はn-InP クラッド
層（n=1 ×1018cm-3、d=3 μｍ）、３３はInGaAsP 活性
層（λg=1.3 μｍ、d=0.12μｍ）、３４はp-InP クラッ
ド層（p=1 ×1018cm-3、d=0.3 μｍ）、３５はp-InP埋
め込み層（p=1.5 ×1018cm-3、d=1.5 μｍ）、３６はn-
InP 電流ブロック層（n=1 ×1018cm-3、d=1 μｍ）、３
７はp-InP 平坦化層（p=1.5 ×1018cm-3、d=3μｍ）、
３８はp-InGaAsP コンタクト層（λg=1.3 μｍ、p=2 ×
1018cm-3、d=1μｍ）である。
【０００４】ここで低しきい値・低リーク電流を実現す
るための条件は、InGaAsP 活性層３３側面からのリーク
電流を抑えるために、InGaAsP 活性層３３側面を結晶成
長の際に界面準位を作り易い(111A)面からずらすことで
ある。なお、(111A)面とは、(100) 主面上の<011> 方向
へのメサストライプにおいて、主面に対して約５５°の
角度を有する逆メサ形状側面であり、この面はIII 族元
素でのみ構成されるのが特徴である。
るための条件は、InGaAsP 活性層３３側面からのリーク
電流を抑えるために、InGaAsP 活性層３３側面を結晶成
長の際に界面準位を作り易い(111A)面からずらすことで
ある。なお、(111A)面とは、(100) 主面上の<011> 方向
へのメサストライプにおいて、主面に対して約５５°の
角度を有する逆メサ形状側面であり、この面はIII 族元
素でのみ構成されるのが特徴である。
【０００５】また、低しきい値発振でかつ埋め込み層で
のサイリスタ電流を抑えるために、p-InP クラッド層３
４の厚みを0.3 μｍ程度に薄くすること、InGaAsP 活性
層３３の幅を1 μｍ程度に制御すること、p-InP 埋め込
み層３５の厚みを1.5 μｍ程度に制御すること、n-InP
電流ブロック層３６の厚みを1 μｍ程度に制御すること
が必要である。
のサイリスタ電流を抑えるために、p-InP クラッド層３
４の厚みを0.3 μｍ程度に薄くすること、InGaAsP 活性
層３３の幅を1 μｍ程度に制御すること、p-InP 埋め込
み層３５の厚みを1.5 μｍ程度に制御すること、n-InP
電流ブロック層３６の厚みを1 μｍ程度に制御すること
が必要である。
【０００６】この製造方法としては、例えば特願平3-11
7257等に記載されるものがある。ここではInP 基板３１
上に、１回目のエピタキシャル成長としてInGaAsP 活性
層３３を含むＤＨウェハーを作製した後、このウェハー
上にストライプ状のマスクパターンを形成し、その後エ
ッチングにより高さ３μｍ程度の活性層メサストライプ
を形成する。つぎに、２回目の成長として液相エピタキ
シャル成長法によりp-InP 埋め込み層３５とn-InP 電流
ブロック層３６を前記メサストライプの側面に成長させ
ることにより、サイリスタ構造電流阻止型の埋め込み型
へテロ構造を２回の成長とストライプエッチングという
容易なプロセスで形成することができる。ここでしきい
値やリーク電流のみならずレーザ光の放射角や発振波長
等の素子特性の安定化のためには、各層厚のみならずエ
ッチング深さやメサストライプを精密に制御する必要が
ある。
7257等に記載されるものがある。ここではInP 基板３１
上に、１回目のエピタキシャル成長としてInGaAsP 活性
層３３を含むＤＨウェハーを作製した後、このウェハー
上にストライプ状のマスクパターンを形成し、その後エ
ッチングにより高さ３μｍ程度の活性層メサストライプ
を形成する。つぎに、２回目の成長として液相エピタキ
シャル成長法によりp-InP 埋め込み層３５とn-InP 電流
ブロック層３６を前記メサストライプの側面に成長させ
ることにより、サイリスタ構造電流阻止型の埋め込み型
へテロ構造を２回の成長とストライプエッチングという
容易なプロセスで形成することができる。ここでしきい
値やリーク電流のみならずレーザ光の放射角や発振波長
等の素子特性の安定化のためには、各層厚のみならずエ
ッチング深さやメサストライプを精密に制御する必要が
ある。
【０００７】
【発明が解決しようとする課題】しかしながら従来の方
法では、活性層ストライプをエッチングで形成する場合
の問題として、フォトリソグラフィでのばらつきのみな
らずエッチングでのばらつきが付加されることがある。
先に述べたように１回の成長で電流挟搾層を形成するに
は、メサエッチの深さとしては３μｍ程度必要であり、
エッチングのばらつきが活性層３３の幅のばらつきに大
きく影響する。さらにウェットエッチングで露出されや
すい(111A)面からずらすためには一般的に故意にサイド
エッチを利用して特定面を出さない方法がとられている
が、この場合サイドエッチ量はマスクの密着度に影響さ
れるため、ばらつきがさらに助長されることになる。こ
れらの影響を低減するためにエッチングをドライエッチ
ングにする方法があるが、この場合エッチング面にダメ
ージ層の導入やエッチング残留物の付着等の問題があ
る。
法では、活性層ストライプをエッチングで形成する場合
の問題として、フォトリソグラフィでのばらつきのみな
らずエッチングでのばらつきが付加されることがある。
先に述べたように１回の成長で電流挟搾層を形成するに
は、メサエッチの深さとしては３μｍ程度必要であり、
エッチングのばらつきが活性層３３の幅のばらつきに大
きく影響する。さらにウェットエッチングで露出されや
すい(111A)面からずらすためには一般的に故意にサイド
エッチを利用して特定面を出さない方法がとられている
が、この場合サイドエッチ量はマスクの密着度に影響さ
れるため、ばらつきがさらに助長されることになる。こ
れらの影響を低減するためにエッチングをドライエッチ
ングにする方法があるが、この場合エッチング面にダメ
ージ層の導入やエッチング残留物の付着等の問題があ
る。
【０００８】以上述べたように従来の埋め込み構造半導
体レーザの製造方法では、低しきい値かつ低リーク電流
の半導体レーザを再現性良好にかつ容易なプロセスで作
製することは困難であった。したがってこの発明の目的
は、再現性良好にかつ容易なプロセスで低しきい値かつ
低リーク電流を実現することのできる半導体レーザの製
造方法を提供することである。
体レーザの製造方法では、低しきい値かつ低リーク電流
の半導体レーザを再現性良好にかつ容易なプロセスで作
製することは困難であった。したがってこの発明の目的
は、再現性良好にかつ容易なプロセスで低しきい値かつ
低リーク電流を実現することのできる半導体レーザの製
造方法を提供することである。
【０００９】
【課題を解決するための手段】請求項１記載の半導体レ
ーザの製造方法は、(100) 面を主面とする第１の導電型
のInP 基板上に、３μm 以上７μm 以下の<011> 方向へ
のストライプ状の開口部を有する絶縁膜パターンを形成
する工程と、絶縁膜パターンの形成されたInP基板の開
口部上に、有機金属気相成長法により第１の導電型のIn
P クラッド層，InGaAsP もしくはInGaAs活性層および第
２の導電型のInP クラッド層を選択成長させメサストラ
イプを形成する工程と、絶縁膜パターンを除去した後、
液相成長法により、メサストライプの両側の領域に第２
の導電型のInP 埋め込み層および第１の導電型のInP ブ
ロッキング層を順にエピタキシャル成長を行い、さらに
全面に第２の導電型のInP 層および第２の導電型のInGa
AsP もしくはInGaAsコンタクト層を順にエピタキシャル
成長を行う工程とを含むことを特徴とする。
ーザの製造方法は、(100) 面を主面とする第１の導電型
のInP 基板上に、３μm 以上７μm 以下の<011> 方向へ
のストライプ状の開口部を有する絶縁膜パターンを形成
する工程と、絶縁膜パターンの形成されたInP基板の開
口部上に、有機金属気相成長法により第１の導電型のIn
P クラッド層，InGaAsP もしくはInGaAs活性層および第
２の導電型のInP クラッド層を選択成長させメサストラ
イプを形成する工程と、絶縁膜パターンを除去した後、
液相成長法により、メサストライプの両側の領域に第２
の導電型のInP 埋め込み層および第１の導電型のInP ブ
ロッキング層を順にエピタキシャル成長を行い、さらに
全面に第２の導電型のInP 層および第２の導電型のInGa
AsP もしくはInGaAsコンタクト層を順にエピタキシャル
成長を行う工程とを含むことを特徴とする。
【００１０】請求項２記載の半導体レーザの製造方法
は、(100) 面を主面とする第１の導電型のInP 基板上に
<011> 方向周期構造を有する回折格子を形成する工程
と、回折格子上に幅1.2 μm 以上1.7 μm 以下の<011>
方向へのストライプ状の開口部を有する絶縁膜パターン
を形成する工程と、絶縁膜パターンの形成されたInP 基
板の開口部上に有機金属気相成長法によりInGaAsP 光導
波層，InGaAsP もしくはInGaAs活性層，第２の導電型の
InP クラッド層および最上層にInGaAsP もしくはInGaAs
表面層を有するメサストライプを選択成長する工程と、
絶縁膜パターンを除去した後、塩酸を含む混合液でInGa
AsP 活性層の下部を除いてInP 基板を１μm以上３μm
以下の深さでエッチングする工程と、液相成長法によ
り、メサストライプの両側の領域に第２の導電型のInP
埋め込み層，第１の導電型のInP ブロッキング層を順に
エピタキシャル成長行い、さらに全面に第２の導電型の
InP 層及び第２の導電型のInGaAsP もしくはInGaAsコン
タクト層を順にエピタキシャル成長を行う工程とを含む
ことを特徴とする。
は、(100) 面を主面とする第１の導電型のInP 基板上に
<011> 方向周期構造を有する回折格子を形成する工程
と、回折格子上に幅1.2 μm 以上1.7 μm 以下の<011>
方向へのストライプ状の開口部を有する絶縁膜パターン
を形成する工程と、絶縁膜パターンの形成されたInP 基
板の開口部上に有機金属気相成長法によりInGaAsP 光導
波層，InGaAsP もしくはInGaAs活性層，第２の導電型の
InP クラッド層および最上層にInGaAsP もしくはInGaAs
表面層を有するメサストライプを選択成長する工程と、
絶縁膜パターンを除去した後、塩酸を含む混合液でInGa
AsP 活性層の下部を除いてInP 基板を１μm以上３μm
以下の深さでエッチングする工程と、液相成長法によ
り、メサストライプの両側の領域に第２の導電型のInP
埋め込み層，第１の導電型のInP ブロッキング層を順に
エピタキシャル成長行い、さらに全面に第２の導電型の
InP 層及び第２の導電型のInGaAsP もしくはInGaAsコン
タクト層を順にエピタキシャル成長を行う工程とを含む
ことを特徴とする。
【００１１】
【作用】この発明によれば、メサストライプの幅や高さ
が膜厚制御性の極めて良好な有機金属気相成長法による
選択成長の膜厚で制御されるため、従来例のようなエッ
チングのばらつきによる不安定性がなくなるとともに、
電流挟搾型埋め込み構造やコンタクト層が液相成長法に
よる１回のエピタキシャル成長で形成できるため、非常
に簡便な方法で低しきい値、かつ、低リーク電流のファ
ブリペロレーザおよびＤＦＢレーザを再現性良好に形成
することができるものである。
が膜厚制御性の極めて良好な有機金属気相成長法による
選択成長の膜厚で制御されるため、従来例のようなエッ
チングのばらつきによる不安定性がなくなるとともに、
電流挟搾型埋め込み構造やコンタクト層が液相成長法に
よる１回のエピタキシャル成長で形成できるため、非常
に簡便な方法で低しきい値、かつ、低リーク電流のファ
ブリペロレーザおよびＤＦＢレーザを再現性良好に形成
することができるものである。
【００１２】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。 〔第１の実施例；請求項１に対応〕図１はこの発明の第
１の実施例の半導体レーザの製造方法を示す工程順断面
図である。なお、第１の導電型をｎ型、第２の導電型を
ｐ型として説明する。
明する。 〔第１の実施例；請求項１に対応〕図１はこの発明の第
１の実施例の半導体レーザの製造方法を示す工程順断面
図である。なお、第１の導電型をｎ型、第２の導電型を
ｐ型として説明する。
【００１３】まず、(100) 面を主面とするn-InP 基板１
上に厚み50nmのＳｉＯ2 膜を堆積したのち、通常のフォ
トリソグラフィーとエッチングにより<011> 方向へのス
トライプ状の開口部９を形成してn-InP 基板１を露出さ
せて、ＳｉＯ2 膜からなる絶縁膜パターン１０を形成す
る（図１(a) ）。ここで開口部ストライプの幅Ｗ1 は５
μｍである。
上に厚み50nmのＳｉＯ2 膜を堆積したのち、通常のフォ
トリソグラフィーとエッチングにより<011> 方向へのス
トライプ状の開口部９を形成してn-InP 基板１を露出さ
せて、ＳｉＯ2 膜からなる絶縁膜パターン１０を形成す
る（図１(a) ）。ここで開口部ストライプの幅Ｗ1 は５
μｍである。
【００１４】この絶縁膜パターン１０の形成されたn-In
P 基板１の開口部９上に、ＭＯＶＰＥ法（有機金属気相
成長法）によりn-InP クラッド層２（厚みd=2.5 μｍ)
、バンドギャップ波長1.3 μｍのInGaAsP 活性層３（d
=0.10μｍ）およびp-InP クラッド層４（d=0.4 μｍ）
を順次積層する（図１(b) ）。このＭＯＶＰＥ成長での
選択成長においては絶縁膜パターン１０と半導体層の露
出した開口部ストライプの境界線が<011> 方向にある場
合、側面が（111B) 面を有するピラミッド形状が得られ
るがその過程において台形状断面のメサストライプが形
成される。この実施例の層構造の場合、活性層３の幅は
1.4 μｍ、p-InP クラッド層４の上辺の幅は0.8 μｍと
なる。なお、(111B)面とは、(100) 主面に対して約５５
°の角度を有する順メサ形状側面であり、この面はＶ族
元素で構成されるのが特徴である。
P 基板１の開口部９上に、ＭＯＶＰＥ法（有機金属気相
成長法）によりn-InP クラッド層２（厚みd=2.5 μｍ)
、バンドギャップ波長1.3 μｍのInGaAsP 活性層３（d
=0.10μｍ）およびp-InP クラッド層４（d=0.4 μｍ）
を順次積層する（図１(b) ）。このＭＯＶＰＥ成長での
選択成長においては絶縁膜パターン１０と半導体層の露
出した開口部ストライプの境界線が<011> 方向にある場
合、側面が（111B) 面を有するピラミッド形状が得られ
るがその過程において台形状断面のメサストライプが形
成される。この実施例の層構造の場合、活性層３の幅は
1.4 μｍ、p-InP クラッド層４の上辺の幅は0.8 μｍと
なる。なお、(111B)面とは、(100) 主面に対して約５５
°の角度を有する順メサ形状側面であり、この面はＶ族
元素で構成されるのが特徴である。
【００１５】次に、絶縁膜パターン１０を除去したのち
ＬＰＥ法（気相成長法）によりp-InP 埋め込み層（d=1.
5 μｍ）５、n-InP ブロック層（d=1 μｍ）６、p-InP
平坦化層７、p-InGaAsP コンタクト層８を連続して成長
する（図１(c) ）。ＬＰＥ成長においては、幅２μｍ程
度以下のメサストライプ上には成長されないため、１回
の成長で電流注入域と挟搾域を形成することができる。
また（111B) 面上のＬＰＥ成長層は（111A) 面上と異な
り界面準位等を形成することもないので活性層３側面か
らのリーク電流は小さい。
ＬＰＥ法（気相成長法）によりp-InP 埋め込み層（d=1.
5 μｍ）５、n-InP ブロック層（d=1 μｍ）６、p-InP
平坦化層７、p-InGaAsP コンタクト層８を連続して成長
する（図１(c) ）。ＬＰＥ成長においては、幅２μｍ程
度以下のメサストライプ上には成長されないため、１回
の成長で電流注入域と挟搾域を形成することができる。
また（111B) 面上のＬＰＥ成長層は（111A) 面上と異な
り界面準位等を形成することもないので活性層３側面か
らのリーク電流は小さい。
【００１６】ところでこのような埋め込み構造における
埋め込みリーク電流は、電流ブロック領域のp-n-p-n-In
P 層にかかるバイアスすなわちp-InP クラッド層４の電
位降下と、p-InP クラッド層４からp-InP 埋め込み層５
への注入電流すなわちサイリスタのゲート電流によって
決定されるが、本構造ではゲート電流は注入領域が0.2
μｍ程度に挟搾されその量は極めて少ない。また、p-In
P クラッド層４の厚みは0.4 μｍと薄いので活性層３へ
の電流注入時の電位降下は少ない。従ってリーク電流の
極めて小さい良好な直線性を有する光出力電流特性のフ
ァブリペロレーザを得ることができる。また、活性層３
の幅は１μｍ以上1.5 μｍ以下、活性層メサストライプ
の高さは２μｍ以上4 μｍ以下であれば同等の特性を得
ることができるので最初に形成するストライプ状の開口
部９の幅は３μｍから７μｍの間に設定すればよい。
埋め込みリーク電流は、電流ブロック領域のp-n-p-n-In
P 層にかかるバイアスすなわちp-InP クラッド層４の電
位降下と、p-InP クラッド層４からp-InP 埋め込み層５
への注入電流すなわちサイリスタのゲート電流によって
決定されるが、本構造ではゲート電流は注入領域が0.2
μｍ程度に挟搾されその量は極めて少ない。また、p-In
P クラッド層４の厚みは0.4 μｍと薄いので活性層３へ
の電流注入時の電位降下は少ない。従ってリーク電流の
極めて小さい良好な直線性を有する光出力電流特性のフ
ァブリペロレーザを得ることができる。また、活性層３
の幅は１μｍ以上1.5 μｍ以下、活性層メサストライプ
の高さは２μｍ以上4 μｍ以下であれば同等の特性を得
ることができるので最初に形成するストライプ状の開口
部９の幅は３μｍから７μｍの間に設定すればよい。
【００１７】一方、活性層３の幅のばらつきに関しては
ＭＯＶＰＥでの成長速度のばらつきは近年±１％以下に
まで抑えられており、この場合活性層ストライプ形成時
の付加的なばらつきとしては、±４％以下となり特性の
ばらつきには大きく影響しない。このようにこの実施例
においては、１回の絶縁膜パターン１０の形成と２回の
エピタキシャル成長という簡単なプロセスで形成される
ため、プロセス中での歩留まりの低下や結晶性等の劣化
による信頼性の低下も少ない。
ＭＯＶＰＥでの成長速度のばらつきは近年±１％以下に
まで抑えられており、この場合活性層ストライプ形成時
の付加的なばらつきとしては、±４％以下となり特性の
ばらつきには大きく影響しない。このようにこの実施例
においては、１回の絶縁膜パターン１０の形成と２回の
エピタキシャル成長という簡単なプロセスで形成される
ため、プロセス中での歩留まりの低下や結晶性等の劣化
による信頼性の低下も少ない。
【００１８】〔第２の実施例，請求項２に対応〕図２は
この発明の第２の実施例の半導体レーザの製造方法を示
す工程順断面図である。なお、第１の実施例と同様、第
１の導電型をｎ型、第２の導電型をｐ型として説明す
る。まず、(100) 面を主面とするn-InP 基板１１上に<0
11> 方向への周期構造を有する回折格子１２を形成する
（図２(a) ）。
この発明の第２の実施例の半導体レーザの製造方法を示
す工程順断面図である。なお、第１の実施例と同様、第
１の導電型をｎ型、第２の導電型をｐ型として説明す
る。まず、(100) 面を主面とするn-InP 基板１１上に<0
11> 方向への周期構造を有する回折格子１２を形成する
（図２(a) ）。
【００１９】次に、厚み50nmのＳｉＯ2 膜を堆積したの
ち通常のフォトリソグラフィーとエッチングにより<011
> 方向へのストライプ状の開口部を形成してn-InP 基板
１１を露出させて、ＳｉＯ2 膜からなる絶縁膜パターン
１３を形成する。ここで開口部ストライプの幅Ｗ2 は1.
5 μｍである。この絶縁膜パターン１３の形成されたn-
InP 基板１１の開口部上に、ＭＯＶＰＥ法によりn-InGa
AsP 光導波層１４（バンドギャップ波長λg=1.1 μｍ、
厚みd=0.1 μｍ) 、λg=1.3 μｍのInGaAsP 活性層１５
（d=0.10μｍ）、p-InP クラッド層１６（d=0.4 μｍ）
およびInGaAsPマスク層（表面層）１７（λg=1.3 μ
ｍ、d=0.1 μｍ）を順次積層し台形状活性層ストライプ
を形成する（図２(b) ）。
ち通常のフォトリソグラフィーとエッチングにより<011
> 方向へのストライプ状の開口部を形成してn-InP 基板
１１を露出させて、ＳｉＯ2 膜からなる絶縁膜パターン
１３を形成する。ここで開口部ストライプの幅Ｗ2 は1.
5 μｍである。この絶縁膜パターン１３の形成されたn-
InP 基板１１の開口部上に、ＭＯＶＰＥ法によりn-InGa
AsP 光導波層１４（バンドギャップ波長λg=1.1 μｍ、
厚みd=0.1 μｍ) 、λg=1.3 μｍのInGaAsP 活性層１５
（d=0.10μｍ）、p-InP クラッド層１６（d=0.4 μｍ）
およびInGaAsPマスク層（表面層）１７（λg=1.3 μ
ｍ、d=0.1 μｍ）を順次積層し台形状活性層ストライプ
を形成する（図２(b) ）。
【００２０】次に、絶縁膜パターン１３を除去したの
ち、HCl:H3PO4=1:2 の混合液でn-InP基板１１を２μｍ
から３μｍの深さでエッチングする（図２(c) ）。HCl
系のエッチング液はInGaAsP はほとんどエッチングされ
ずInP のみをエッチングするのでセルフアラインでn-In
P 基板１１のエッチングを行なうことができる。この実
施例の層構造の場合、活性層１５の幅は1.3 μｍ、p-In
P クラッド層１６の上辺の幅は0.8 μｍとなる。
ち、HCl:H3PO4=1:2 の混合液でn-InP基板１１を２μｍ
から３μｍの深さでエッチングする（図２(c) ）。HCl
系のエッチング液はInGaAsP はほとんどエッチングされ
ずInP のみをエッチングするのでセルフアラインでn-In
P 基板１１のエッチングを行なうことができる。この実
施例の層構造の場合、活性層１５の幅は1.3 μｍ、p-In
P クラッド層１６の上辺の幅は0.8 μｍとなる。
【００２１】次に、InGaAsP マスク層１７をエッチング
で除去することなく、ＬＰＥ法によりp-InP 埋め込み層
（d=1.5 μｍ）１８、n-InP ブロック層（d=1 μｍ）１
９、p-InP 平坦化層２０およびp-InGaAsP コンタクト層
２１を連続して成長して低リーク電流の構造を得ること
ができる（図２(d) ）。ここでInGaAsP マスク層１７
は、p-InP 埋め込み層１８の形成時に自動的にメルトバ
ックされ除去される。
で除去することなく、ＬＰＥ法によりp-InP 埋め込み層
（d=1.5 μｍ）１８、n-InP ブロック層（d=1 μｍ）１
９、p-InP 平坦化層２０およびp-InGaAsP コンタクト層
２１を連続して成長して低リーク電流の構造を得ること
ができる（図２(d) ）。ここでInGaAsP マスク層１７
は、p-InP 埋め込み層１８の形成時に自動的にメルトバ
ックされ除去される。
【００２２】なお、埋め込み成長前にH2SO4+H2O2+H2Oの
混合液でInGaAsP マスク層１７を除去した場合、活性層
１５へのサイドエッチにより活性層１５の幅のばらつき
が生じるのみならず（111A) 面が形成される可能性があ
るのに対し、メルトバックを利用した場合、活性層１５
はサイドエッチされることなくInGaAsP マスク層１７の
み除去されるので制御性・特性面で有利である。
混合液でInGaAsP マスク層１７を除去した場合、活性層
１５へのサイドエッチにより活性層１５の幅のばらつき
が生じるのみならず（111A) 面が形成される可能性があ
るのに対し、メルトバックを利用した場合、活性層１５
はサイドエッチされることなくInGaAsP マスク層１７の
み除去されるので制御性・特性面で有利である。
【００２３】また、p-InP クラッド層１６の厚みは0.4
μｍと薄いので活性層１５への電流注入時の電位降下は
少ない。従ってリーク電流の極めて小さい良好な直線性
を有する光出力電流特性のＤＦＢレーザを得ることがで
きる。また、活性層１５の幅は１μｍ以上1.5 μｍ以
下、活性層メサストライプの高さは２μｍ以上4 μｍ以
下であれば同等の特性を得ることができるので最初に形
成するストライプ状の開口部の幅は1.2 μｍから1.7 μ
ｍの間に設定すればよい。
μｍと薄いので活性層１５への電流注入時の電位降下は
少ない。従ってリーク電流の極めて小さい良好な直線性
を有する光出力電流特性のＤＦＢレーザを得ることがで
きる。また、活性層１５の幅は１μｍ以上1.5 μｍ以
下、活性層メサストライプの高さは２μｍ以上4 μｍ以
下であれば同等の特性を得ることができるので最初に形
成するストライプ状の開口部の幅は1.2 μｍから1.7 μ
ｍの間に設定すればよい。
【００２４】一方、結晶成長による活性層１５幅のばら
つきは、n-InP 基板１１と活性層１５との距離が0.15μ
ｍと小さいので±0.03％と全く無視できる。また埋め込
み成長前の段差調整のエッチングは活性層１５の幅には
なんら影響しない。このようにこの実施例においては、
１回の絶縁膜パターン１３の形成と２回のエピタキシャ
ル成長と簡単なエッチングプロセスという非常に容易な
方法で低しきい値・低リーク電流の高性能の単一波長特
性のＤＦＢレーザを制御性良く得ることができる。
つきは、n-InP 基板１１と活性層１５との距離が0.15μ
ｍと小さいので±0.03％と全く無視できる。また埋め込
み成長前の段差調整のエッチングは活性層１５の幅には
なんら影響しない。このようにこの実施例においては、
１回の絶縁膜パターン１３の形成と２回のエピタキシャ
ル成長と簡単なエッチングプロセスという非常に容易な
方法で低しきい値・低リーク電流の高性能の単一波長特
性のＤＦＢレーザを制御性良く得ることができる。
【００２５】なお、上記実施例に示した膜厚・組成はこ
れに限定されず、さらに活性層を多重量子井戸構造にし
た場合もこの発明に含まれるものである。
れに限定されず、さらに活性層を多重量子井戸構造にし
た場合もこの発明に含まれるものである。
【００２６】
【発明の効果】この発明によれば、メサストライプの幅
や高さが膜厚制御性の極めて良好な有機金属気相成長法
による選択成長の膜厚で制御されるため、従来例のよう
なエッチングのばらつきによる不安定性がなくなるとと
もに、電流挟搾型埋め込み構造やコンタクト層が液相成
長法による１回のエピタキシャル成長で形成できるた
め、非常に簡便な方法で低しきい値、かつ、低リーク電
流のファブリペロレーザおよびＤＦＢレーザを再現性良
好に形成することができるものである。
や高さが膜厚制御性の極めて良好な有機金属気相成長法
による選択成長の膜厚で制御されるため、従来例のよう
なエッチングのばらつきによる不安定性がなくなるとと
もに、電流挟搾型埋め込み構造やコンタクト層が液相成
長法による１回のエピタキシャル成長で形成できるた
め、非常に簡便な方法で低しきい値、かつ、低リーク電
流のファブリペロレーザおよびＤＦＢレーザを再現性良
好に形成することができるものである。
【図１】この発明の第１の実施例の半導体レーザの製造
方法を示す工程順断面図。
方法を示す工程順断面図。
【図２】この発明の第２の実施例の半導体レーザの製造
方法を示す工程順断面図。
方法を示す工程順断面図。
【図３】従来の半導体レーザの構造断面図。
１ n-InP 基板 ２ n-InP クラッド層 ３ InGaAsP 活性層 ４ p-InP クラッド層 ５ p-InP 埋め込み層 ６ n-InP ブロック層 ７ p-InP 平坦化層 ８ p-InGaAsP コンタクト層 ９ ストライプ状の開口部 １０ 絶縁膜パターン １１ n-InP 基板 １２ 回折格子 １３ 絶縁膜パターン １４ n-InGaAsP 光導波層 １５ InGaAsP 活性層 １６ p-InP クラッド層 １７ InGaAsP マスク層 １８ p-InP 埋め込み層 １９ n-InP ブロック層 ２０ p-InP 平坦化層 ２１ p-InGaAsP コンタクト層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鬼頭 雅弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (2)
- 【請求項１】 (100) 面を主面とする第１の導電型のIn
P 基板上に、３μm 以上７μm 以下の<011> 方向へのス
トライプ状の開口部を有する絶縁膜パターンを形成する
工程と、 前記絶縁膜パターンの形成されたInP 基板の前記開口部
上に、有機金属気相成長法により第１の導電型のInP ク
ラッド層，InGaAsP もしくはInGaAs活性層および第２の
導電型のInP クラッド層を選択成長させメサストライプ
を形成する工程と、 前記絶縁膜パターンを除去した後、液相成長法により、
前記メサストライプの両側の領域に第２の導電型のInP
埋め込み層および第１の導電型のInP ブロッキング層を
順にエピタキシャル成長を行い、さらに全面に第２の導
電型のInP 層および第２の導電型のInGaAsP もしくはIn
GaAsコンタクト層を順にエピタキシャル成長を行う工程
とを含むことを特徴とする半導体レーザの製造方法。 - 【請求項２】 (100) 面を主面とする第１の導電型のIn
P 基板上に<011> 方向周期構造を有する回折格子を形成
する工程と、 前記回折格子上に幅1.2 μm 以上1.7 μm 以下の<011>
方向へのストライプ状の開口部を有する絶縁膜パターン
を形成する工程と、 前記絶縁膜パターンの形成されたInP 基板の前記開口部
上に有機金属気相成長法によりInGaAsP 光導波層，InGa
AsP もしくはInGaAs活性層，第２の導電型のInP クラッ
ド層および最上層にInGaAsP もしくはInGaAs表面層を有
するメサストライプを選択成長する工程と、 前記絶縁膜パターンを除去した後、塩酸を含む混合液で
前記InGaAsP 活性層の下部を除いて前記InP 基板を１μ
m 以上３μm 以下の深さでエッチングする工程と、 液相成長法により、前記メサストライプの両側の領域に
第２の導電型のInP 埋め込み層，第１の導電型のInP ブ
ロッキング層を順にエピタキシャル成長行い、さらに全
面に第２の導電型のInP 層及び第２の導電型のInGaAsP
もしくはInGaAsコンタクト層を順にエピタキシャル成長
を行う工程とを含むことを特徴とする半導体レーザの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10431392A JPH05299764A (ja) | 1992-04-23 | 1992-04-23 | 半導体レーザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10431392A JPH05299764A (ja) | 1992-04-23 | 1992-04-23 | 半導体レーザの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299764A true JPH05299764A (ja) | 1993-11-12 |
Family
ID=14377446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10431392A Pending JPH05299764A (ja) | 1992-04-23 | 1992-04-23 | 半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299764A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0851255A (ja) * | 1993-11-01 | 1996-02-20 | Matsushita Electric Ind Co Ltd | 半導体レーザ及びその製造方法 |
| US5856207A (en) * | 1993-11-01 | 1999-01-05 | Matsushita Electric Industrial Co., Ltd. | Method for producing a semiconductor laser |
| US5917846A (en) * | 1996-03-28 | 1999-06-29 | Nec Corporation | Optical Semiconductor device with carrier recombination layer |
| WO2002097873A1 (de) * | 2001-05-29 | 2002-12-05 | Infineon Technologies Ag | Maskentechnik zur produktion von halbleiter-bauelementen, insbesondere einer bh-laserdiode |
| US6599843B2 (en) | 2001-05-29 | 2003-07-29 | Infineon Technologies Ag | In-situ mask technique for producing III-V semiconductor components |
| JP2014225533A (ja) * | 2013-05-15 | 2014-12-04 | 三菱電機株式会社 | 半導体レーザ及びその製造方法 |
-
1992
- 1992-04-23 JP JP10431392A patent/JPH05299764A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0851255A (ja) * | 1993-11-01 | 1996-02-20 | Matsushita Electric Ind Co Ltd | 半導体レーザ及びその製造方法 |
| US5856207A (en) * | 1993-11-01 | 1999-01-05 | Matsushita Electric Industrial Co., Ltd. | Method for producing a semiconductor laser |
| US6110756A (en) * | 1993-11-01 | 2000-08-29 | Matsushita Electric Industrial Co., Ltd. | Method for producing semiconductor laser |
| US5917846A (en) * | 1996-03-28 | 1999-06-29 | Nec Corporation | Optical Semiconductor device with carrier recombination layer |
| WO2002097873A1 (de) * | 2001-05-29 | 2002-12-05 | Infineon Technologies Ag | Maskentechnik zur produktion von halbleiter-bauelementen, insbesondere einer bh-laserdiode |
| US6599843B2 (en) | 2001-05-29 | 2003-07-29 | Infineon Technologies Ag | In-situ mask technique for producing III-V semiconductor components |
| US6699778B2 (en) | 2001-05-29 | 2004-03-02 | Infineon Technologies Ag | Masking method for producing semiconductor components, particularly a BH laser diode |
| JP2014225533A (ja) * | 2013-05-15 | 2014-12-04 | 三菱電機株式会社 | 半導体レーザ及びその製造方法 |
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