JP2532374B2

JP2532374B2 - 固体撮像素子

Info

Publication number: JP2532374B2
Application number: JP60292900A
Authority: JP
Inventors: 俊文尾崎; 信弥大場; 正章中井; 治久安藤; 秋元　　肇
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-12-27
Filing date: 1985-12-27
Publication date: 1996-09-11
Anticipated expiration: 2011-09-11
Also published as: JPS62154981A

Description

【発明の詳細な説明】（発明の利用分野）本発明は、高感度、低スメア、高解像度を実現するの
に好適なMOS型固体撮像素子に関するものである。

（発明の背景）従来、２次元固体撮像素子の代表的な一種としてMOS
型固体撮像素子が知られている（M.Aoki et.al:アイエ
スエスシーシー・ダイジェスト・オブ・テクニカル・ペ
ーパーズ、p26,Feb.13,1980）。上記素子は第６図に示
すような回路構成によっている。第６図において、１は
２次元状に配置されて光電変換を行うホトダイオード、
２は各行を選択する垂直走査回路、３は上記垂直走査回
路からの選択信号を各垂直スイッチに導く垂直ゲート
線、４は上記垂直走査回路からの選択信号により開閉す
る垂直スイッチ、５は各行の選択を行う水平走査回路、
６は水平走査回路からの選択信号により開閉する水平ス
イッチ、７は素子外部の増幅回路、８は垂直信号線であ
る。上記回路はつぎの動作を行う。まず、水平ブランキ
ング期間中に、垂直走査回路２により選択された行の垂
直ゲート線３の電圧が高くなり、垂直スイッチ４が開き
（オンし）、信号電荷がホトダイオード１から垂直信号
線８に送られる。その後、水平走査期間においては、水
平走査回路５が動作し水平スイッチ６が順次開閉し、信
号電荷は順次素子外部の増幅器７により増幅され出力さ
れる。

上記のMOS型固体撮像素子は、他の代表的な２次元固
体撮像素子の一種であるCCD型固体撮像素子に較べ、ホ
トダイオード１と垂直スイッチ４よりなる受光部の構造
が簡単であるために、光利用率が高く、かつ高い歩留り
が得られる。しかしながら、雑音が大きく、信号対雑音
比（以下S/N比という）が低い。

一方、全ての固体撮像素子は、明るい被写体を写した
ときに再生画の上下に白く尾を引く垂直スメア現象が生
じ、高照度における画像劣化の要因になる。

また、テレビジョンシステムは今後高精細化の方向を
とり、その一例として走査線数が1125本で、画面の縦横
比が３対４の方式が注目されている。上記方式を用いた
システムには、信号帯域幅が０〜30MHzのテレビジョン
カメラを使用する必要がある（熊田：テレビジョン学
会、1982年全国大会SP1−１、p.373）。上記カメラに用
いられる固体撮像素子には60MHz以上の走査速度が要求
され、従来のMOS型素子やCCD型素子では、実験の結果、
現状技術で実現するのが困難である。

（発明の目的）本発明は、MOS型固体撮像素子の高い信号利用率と高
歩留りを保ちながら、雑音およびスメアの低減をはか
り、高速走査が可能な信号読出し方法を実現し、高S/N
で高解像度を有する固体撮像素子を得ることを目的とす
る。

（発明の概要）発明者等の検討によれば、MOS型固体撮像素子の主雑
音源の１つは、水平スイッチの熱雑音により発生するkT
C雑音である。上記雑音は、水平スイッチが開閉する際
に、水平スイッチの熱雑音により垂直信号線のリセット
電位がゆらぐことによって発生する。kTC雑音はCCD型固
体撮像素子の出力部において発生するリセット雑音と同
種のものである。CCD素子においては、上記雑音を低減
するために、相関２重サンプリング法（M.H.WHITE et a
l:ジャーナル・オブ・ソリッドステイト・サーキット、
vol.SC−９、No.1、p1〜12、Feb.1974）が広く用いられ
ている。本発明は上記相関２重サンプリング法を行う回
路をMOS型固体撮像素子の各垂直信号線ごとに設け、水
平スイッチの熱雑音により発生するkTC雑音を抑圧する
ものである。このため本発明は、同一半導体基板上に、
２次元状に配列された光電変換素子と該光電変換素子を
選択するための垂直走査回路ならびに水平走査回路と、
上記垂直走査回路の選択信号により開閉し、一端が上記
光電変換素子に接続される垂直スイッチと、該垂直スイ
ッチの一端をつなぐ垂直信号線よりなる固体撮像素子に
おいて、上記垂直信号線ごとに該垂直信号線をリセット
するリセットスイッチを備え、リセット後の空の上記垂
直信号電位と、信号がある場合の上記垂直信号線電位と
の差を検知する手段を設けたことにより、まず垂直信号
線をリセットしてkTC雑音だけを出力し、つぎに信号電
荷をホトダイオードより垂直信号線に送り、kTC雑音が
重畳された信号を出力し、上記２つの差を取ることによ
り真の信号を出力するものである。

ところで、MOS型固体撮像素子の垂直スメアは、１水
平走査期間中に光の漏れ込み等により垂直信号線に余分
な電荷が発生し、信号電荷に混入するために生じる。上
記の本発明による素子においては、垂直信号線のリセッ
ト後に信号電荷をホトダイオードから垂直信号線に送る
ために、スメアの信号が混入する時間は、従来の比し1/
20〜1/60に低減することができ、したがってスメアを減
少させることができる。

一方、垂直スメアを低減する非常に有効な手段とし
て、小沢他の1984年テレビジョン学会全国大会予稿集、
３−15、pp67に記載されているスメア差動方式がある。
本発明のもう一つの主旨は、上記スメア差動方式を行う
回路を各垂直信号線ごとに設けることにある。このた
め、まず垂直スメアだけを出力し、つぎに垂直スメアの
重畳された信号電荷を読み出し、これら２つの差をとる
ことにより信号電荷を出力する。また、高速走査を行う
ために、本発明の素子では、各列ごとに光電変換された
複数の信号電荷を並列に増幅する増幅器を備える増幅手
段と、上記列ごとの増幅手段からのそれぞれの出力電圧
を共通の階段波状の参照電圧を比較する、上記列ごとの
増幅手段のそれぞれの出力ごとの、入力部に一端を上記
増幅手段の出力に接続された容量と一端が共通の階段波
状の参照電圧の印加端子に接続され、他端が上記容量の
他端に接続されたスイッチとを備えた比較手段と、上記
参照電圧の変化に同期した与えられる共通の階段波のス
テップ数を表す２値化データから、上記各比較手段の比
較結果が変化する時のデータを選択保持し、それぞれの
出力電圧に対応するデジタル信号を得る上記比較手段ご
とに設けたデジタル信号保持手段とを有し、得られた各
列のデジタル信号を直列に走査している。本構成によれ
ば、水平走査がデジタル系であるために容易に高速化が
図れ、高速走査に適している。また、A/D変換に必要な
階段波状の参照電圧ならびに階段波ステップ数を表わす
２値データを各列に共通にすることができ、各列には出
力電圧保持手段、比較手段、デジタル値保持手段を設け
るだけでよいので、A/D変換に必要なハードウェアの量
を低減し高集積化をはかることができる。また、信号電
圧の基準電圧を共通の参照電圧の基準電圧と一致するた
め、列ごとに設けられた増幅手段の直流出力電圧のばら
つきにより発生するA/D変換の誤差をなくすことがで
き、高精度のA/D変換を実現できる。

以上述べた本発明の素子を実現するためには、各垂直
信号線の電位を検知増幅する増幅回路が不可欠となる。
しかし、各垂直信号線に設けられる増幅器の利得は、半
導体製造工程におけるばらつきのために均一にならな
い。その結果、固定パターン雑音と言われる縦筋状の雑
音が発生し、高S/Nを得ることが困難になる。上記固定
パター雑音を抑圧するために、本発明の素子では、A/D
変換に際し各増幅器の電圧利得のばらつきにより発生す
る列ごとの増幅手段の出力電圧のばらつきを補正するも
のである。

（発明の実施例）つぎに本発明の実施例を図面とともに説明する。第１
図は本発明による固体撮像素子の一実施例を示す回路構
成図、第２図は破線内に第１図の破線で囲まれた１列分
の回路ブロックのうち21、22に対応する部分の詳細回路
を示す図、第３図は第２図の対応する各端子に印加され
る駆動パルスのタイミング図、第４図は破線内に第１図
の破線で囲まれた１列分の回路ブロックのうち23に相当
する部分の詳細回路を示す図、第５図は第４図の対応す
る各端子に印加される駆動パルスのタイミングを示す図
である。なお、説明を簡単にするために第１図は３×４
のホトダイオードマトリックスだけを示し、第２図およ
び第４図には例えば第１図に破線で囲む１列分の回路だ
けを示し、また素子外部への出力信号は３ビット、補正
信号は２ビットの場合を示している。

第１図において、１は２次元状に配置したホトダイオ
ード、２は各行を選択する垂直走査回路、３は垂直ゲー
ト線、４は垂直スイッチ、５は各列の選択を行う水平走
査回路、８は垂直信号線、21は１次元状に配置した初段
増幅器とkTC雑音の抑圧を行うダブルサンプリング回路
からなる増幅手段、22は同じく１次元状に配置したスメ
ア抑圧を行うスミア差動回路と共用化された入力部をも
つA/D変換のための比較器と利得補正のための参照電圧
補正回路、23は同様に１次元状に配置したA/D変換の結
果を保持し出力するための出力バッファと利得補正情報
を保持するための利得補正信号保持回路である。第２図
において、破線内は第１図の破線で囲まれた１列分の回
路ブロックのうち21および22に対応する部分の詳細回路
を示し、31から34、45が上記21に、35から43、46から50
が上記22に相当し、破線外の端子S1からS5ならびに端子
REEP、REF1、REF2、Ｒは、１次元状に配置された上記21
および22に駆動パルスを印加するために、アレー外に設
けられた電圧印加端子であり、Ａは垂直信号線８に接続
され、Ｂ、Ｃ、Ｄは上記23の詳細図である第４図のＥ、
Ｆ、Ｇにそれぞれ接続される。第２図における31は垂直
信号線電位をリセットするためのリセットスイッチ、32
は垂直信号線８の電位変動を検知増幅するための初段増
幅器である。33、34、45によりkTC雑音の抑圧を行うダ
ブルサンプリング回路が構成されるが、33は増幅器で、
３は増幅器33を高利得領域に自己バイアスするためのス
イッチ、45はスイッチ34が閉じている（オフしている）
時に信号を伝達するための容量である。また、37、38、
48、39、40、41とスミアの抑圧を行うスミア差動回路と
兼用された入力部35、36、46により、中谷他：昭和60年
度電子通信学会総合全国大会444に記載されていると同
様のサンプルホールド型MOS比較器が構成され、46はス
イッチ36が閉じている時に端子REFPに印加された参照電
圧の基準電圧V_REFPを基点として信号を伝達するための
容量、35は容量46による信号伝達時の電圧の減衰を防ぐ
ためのバッファ増幅器、36はバッファ増幅器35の入力に
A/D変換のため端子REFPに印加される参照電圧を伝える
ためのスイッチ、47は信号を保持するための容量、37は
増幅器、38は増幅器37を高利得領域に自己バイアスする
ためのスイッチ、48はスイッチ38のフィードスルー電荷
の悪影響を吸収するための容量、39は増幅器、40は増幅
器39を高利得領域に自己バイアスするためのスイッチで
ある。上記文献の比較的では入力部を信号電圧と参照電
圧を切り換える２スイッチで構成しているのに対し、本
願発明の比較的では入力を参照電圧印加端子REFPに一端
が接続されたスイッチ36と信号電圧を伝達する容量46と
により構成している。42、43、49、50により、参照電圧
の１ステップの大きさを各列ごとの増幅器32および33の
各列ごとのばらつきに応じて補正するための、２ビット
参照電圧補正回路が構成され、47、42、43は第４図に示
す利得補正信号保持回路からの信号により開閉するスチ
ッチ、49、50は端子REF1、REF2に印加される利得補正用
参照電圧を伝達する容量である。S1〜S5はそれぞれスイ
ッチ31、34、36、42、38、40の駆動パルス印加端子、RE
FPはA/D変換のための階段波状の参照電圧印加端子、RFE
1、REF2は増幅器32および33の各列ごとの利得ばらつき
を補正するための階段状の利得補正用参照電圧印加端
子、Ｒは垂直信号線の直流リセット電圧印加端子であ
る。また、101、103、105、108、109はそれぞれアレー
外に設けられた端子S1〜S5から各列に設けたスイッチ3
1、34、36、42、38、40に駆動パルスを伝達する配線、1
04はアレー外に設けられた端子REFPから各列に設けられ
たスイッチ36の入力端子に階段波状の参照電圧を伝達す
る配線、106、107はアレー外に設けられた端子REF1、RE
F2から各列に設けたスイッチ42、43の入力端子に階段波
状の利得補正用参照電圧を伝達する配線、102はアレー
外に設けられた端子Ｒから各列に設けられたスイッチ31
の入力端子にリセット電圧を伝達する配線である。上記
各増幅器32、33、35、37、39、41の利得をそれぞれG₁、
G₂、G₃、G₄、G₅、G₆とする。第３図の駆動パルスタイミ
ング図中（ｂ）〜（ｆ）はそれぞれ第２図の端子S1から
S5に印加される駆動パルスを、（ｈ）〜（ｊ）はそれぞ
れ第２図の端子REFP、REF1、REF2に印加される駆動電
圧、（ｇ）は第１図の選択行の垂直ゲート線３の電位
を、（ａ）は水平ブランキング期間を示す。水平ブラン
キング期間に入ると、まずスメア信号の読み出しが行わ
れる。S1〜S5の電位が高くなり、スイッチ31、34、36、
38、40が開く。この時、スメア等の垂直信号線８に蓄え
られた疑似信号はスイッチ31を通じて素子外部に掃き出
され、垂直信号線８は端子Ｒにかかる電圧V_vにリセット
される。また、増幅器35の入力端子は参照電圧の基準電
圧V_REFPにリセットされる（第３図、ｔ＝t₁）。つぎに
スイッチ31が閉じ、kTC雑音により垂直信号線電位はV_n
だけゆらぐ（第３図、ｔ＝t₂）。この後ある時間遅れの
のちスイッチ34が閉じると、この時刻以降の増幅器32の
出力端の変位変動が容量45を介して、容量結合により増
幅器33の入力端子に伝達されることになり、増幅器33の
出力端にはこの時刻以降の垂直信号線の電位変動がG₁×
G₂倍されて表われる（第３図、ｔ＝t₃）。この後T_slだ
け時間が経過したのちスイッチ36が閉じると、この時刻
以降の増幅器33の出力端の電位変動が、容量46を介して
容量結合により端子REFPに印加された参照電圧の基準電
圧V_REFPを基点として、増幅器35の入力端子に伝達さ
れ、増幅器35の出力端にG₃倍されて表われる。一方、時
刻t₃以降の垂直信号線変位変動は、スメア電荷の発生に
よる電位変動だけである。したがってスイッチ36が閉じ
た時点においては、増幅器33の出力端の電位変動ΔV₂は
（１）式になる。

ΔV₂＝G₁G₂V_smT_s1 （１）ここにV_smは単位時間当りのスメア電荷による垂直信
号線電位変動を示す。すなわち、kTC雑音が混入しない
スメア信号だけを得ることができ、ダブルサンプルが達
成されていることになる（第３図、ｔ＝t₄）。

つぎに同様にして信号電荷の読み出しが行われる。す
なわち、スイッチ31が再び開閉して垂直信号線がリセッ
トされ、その後スイッチ34が閉じたのち、ある垂直ゲー
ト線（第１図、３）の電位が高くなり、ホトダイオード
（第１図、１）より垂直信号線８に信号電荷が送られ
る。スイッチ34が閉じて時間T_s2を経たのちスイッチ38
が閉じ、増幅器37が活性化され、この時刻以降の増幅器
35の出力端子の電位変動がG₄倍されて増幅器37の出力端
子に表われる。この後ある時間遅れてスイッチ40が閉
じ、増幅器39も活性化される。

スイッチ38が閉じた時点における増幅器33の出力端子
の変位変動ΔV₂′は（１）式と同様につぎのようにな
る。

ΔV₂′＝G₁G₂（V_smT_s2＋V_s）（２）ここにV_sは信号電荷による垂直信号線電位変動を示
す。すなわち、kTC雑音が混入しない信号電荷にスメア
電荷が加えられた信号が得られることになる。この結
果、時刻t4でスイッチ36が閉じてからの増幅器33の出力
端の電位変動が、容量46を介して容量結合により端子RE
FPに印加された参照電圧の基準電圧V_REFPを基点として
増幅器35の入力端子に伝達され、増幅器35の出力端にG₃
倍されて表われるために、増幅器35の出力電圧は入力端
子に基準電圧V_REFPが印加された時の基準出力から
（３）式に示すだけ変動する。

ΔV₃＝G₁G₂G₃｛V_sm（T_s2−T_s1）＋V_s）（３）ここでT_s1＝T_s2とすれば増幅器35の出力端の電位変動
ΔV₃は（４）式のようになる。

ΔV₃＝G₁G₂G₃V_s （４）すなわち、kTC雑音もスメア信号も混入しない真の信
号成分を増幅することができ、スメア差動が達成されて
いることになる（第３図、ｔ＝t_s）。

その後、水平走査期間に入るとA/D変換が実行され
る。また、この時刻以降スイッチ38は開くことはないの
で、増幅器37の入力端子に付随する寄生容量が容量47よ
り小さければ、容量47の両端子間の電圧差は、容量47の
他端である増幅器35の出力端子の電圧いかんによらず一
定になる。すなわち、容量47の２端子間の電圧差は変化
することなく、真の信号電圧が容量47に保持される。ま
ず、増幅器32、33が非動作状態になる。これは各増幅器
32、33の電源を低レベルにすることにより達成される。
その後、S3端子にかかる電圧が高レベルになり、スイッ
チ36が開くと、増幅器35の入力端子は端子REFPに印加さ
れた基準参照電圧V_REFPとなり、増幅器35の出力端子電
圧も基準電圧に戻る（第３図、ｔ＝t₆）。この時、増幅
器35の出力端の電位は信号読み出し終了時点（第３図、
ｔ＝t₅）に比し、−G₁G₂G₃V_sだけ変化する。この結果、
増幅器41の出力端子の出力は−G₁G₂G₃G₄G₅G₆V_sだけ変化
する。その後、REFP端子にかかる参照電圧をV_REFPより
階段波状にΔV_REFPずつ上げてゆくと、増幅器41の出力
電位変動ΔV₆は（５）式となる。

ΔV₆＝G₃G₄G₅G₆（ｎΔV_REFP−G₁G₂V_s）（５）ここにｎはREF1端子にかかる電圧がV_REFPのときを０
とし、以降階段波の１ステップごとに１ずつ増加する整
数である。したがって、G₃G₄G₅G₆の値が十分に高けれ
ば、階段波のステップ数ｎがつぎに示す（６）式の時
に、増幅器41の出力は高レベルから低レベルに変化す
る。

このとき増幅器41の出力の高低を検知し、ｎの値を出
力バッファに保持することによりA/D変換が完了する。
以下、第４図と第５図を用い、A/D変換結果を保持し出
力するための動作を詳細に説明する。

第４図において、破線内は第１図の破線で囲まれた１
列分の回路ブロックのうち23に対応する部分の詳細回路
を示し、破線外の端子D1からD3ならびに端子TG1、TG2、
PC1、PC2および端子V_ss、V_ccは１次元に配置された21、
22に駆動パルスを印加するために、アレー外に設けられ
た電圧印加端子である。図中破線内の３対の51、52、5
3、54、55により３ビットのデジタル信号を保持出力す
る出力バッファが構成され、51は増幅器41の出力電圧の
高レベルから低レベルへ変化するとき、階段波に同期し
て端子D1〜D3に印加されている階段波のステップ数を表
わすデジタル値から第２図に保持された真の信号電圧に
対応する値を選択して容量ノードＸに保持するためのス
イッチ、52はノードＸの電圧の高低により開閉するスイ
ッチ、53はノードＸに保持された電圧の高低をメモリ容
量54に転送するためのゲート、54はデジタル信号を一時
保持するためのバッファメモリ容量、55は水平走査回路
５の選択信号により開閉しメモリ容量54の情報を信号線
56に読み出すためのスイッチである。また、２対の59、
60により利得補正情報を保持するための２ビットの利得
補正信号保持回路が構成され、59は利得補正情報をノー
ドＹに読み込み第２図中のスイッチ42もしくは43を開閉
するためのスイッチ、60はノードＹの電圧をリセットす
るためのスイッチである。さらに、アレー外に設けられ
た57は信号線56に読みだされたメモリ容量54に保持され
ていたデジタル信号の１、０を判別するためのセンスア
ンプ、58は信号線56をリセットするためのプリチャージ
スイッチである。D1〜D3は、第２図中の端子REFP、REF
1、REF2に印加される階段波のステップ数を表わすデジ
タル値（高電圧状態が１、低電圧状態が０を表わす）の
印加端子で、端子D1に最小ビット値、端子D2に次ビット
値、端子D3に最大ビット値が印加される。TG1、TG2、PC
1、PC2は、それぞれゲート53、スイッチ59、プリチャー
ジスイッチ58、リセットスイッチ60の駆動パルス印加端
子、V_ccは直流高電圧印加端子、V_ssは直流低電圧印加端
子である。111はアレー外に設けられた端子D1〜D3から
各列に設けたスイッチ51に階段波のスイップ数を表わす
デジタル値を伝達する配線、113、114、116はそれぞれ
アレー外に設けられた端子TG1、TG2、PC2から各列に設
けたスイッチ53、59、60に駆動パルスを伝達する配線、
112はアレー外に設けられた端子V_ccから各列に設けたス
イッチ52の入力端子に直流高電圧を伝達する配線、113
はアレー外に設けられた端子V_ssから各列に設けたスイ
ッチ60の入力端子に直流低電圧を伝達する配線である。

第５図において、（ａ）図は第４図に示す回路の１水
平走査期間内の駆動パルスのタイミング図、（ｂ）は第
４図に示す回路の垂直ブランキング期間内の駆動パルス
のタイミング図である。（ａ）図中（ロ）〜（ニ）はそ
れぞれ第４図の端子D1からD3に印加される駆動電圧を、
（ホ）および（ト）は端子TG1、PC1に印加される駆動パ
ルスを、（ヘ）および（ト）は水平走査回路の２相の走
査パルスφ_１、φ_２を、（イ）は水平ブランキング期間
を示す。なお、端子PC1に印加される駆動パルスは水平
走査回路の走査パルスφ_２に等しい。（ｂ）図中（イ）
および（ニ）はそれぞれ第４図の端子PC2、TG2に印加さ
れる駆動パルスを、（ロ）および（ハ）は第２図の端子
Ｒ、REFPに印加される駆動電圧を示す。水平走査期間に
入り、A/D変換の動作が始まると、上記したようにスイ
ッチ36が開き、増幅器35の入力端子はREFPに印加された
基準参照電圧V_REPとなり、増幅器41の出力は高電圧にな
る。この結果、ノードＸは端子D1からD3に印加されてい
る０を示す低電圧にリセットされる（第５図（ａ）ｔ＝
t₆）。この後、端子REFPにかかる電圧が階段波状に変化
するとともに、端子D1、D2、D3の電圧が階段波のステッ
プに応じて高低になる。なお、D1は最小ビットを、D2が
次のビットを、D3が最大ビットを示している。階段波の
ステップ数ｎが（６）式になると、増幅器41の出力が高
電圧から低電圧になり、スイッチ51が閉じる。この結
果、ノードＸにはこの時に端子D1、D2、D3の高低の電圧
が保持されることになる（第５図（ａ）ｔ＝t₇）。この
時刻以降、REFPの電圧は増加し、また端子D1、D2の電圧
を変化し続けるが、増幅器41の出力は低電圧のままであ
るので、スイッチ51は閉じたままになる。この結果、A/
D変換の結果がノードＸの高低の電圧として得られるこ
とになる。このA/D変換の結果はつぎの水平走査期に入
る前に転送ゲート53が開き、メモリ容量54に転送され
る。すなわち、ノードＸに高電圧が保持されている場合
にはスイッチ52が開いているので、端子V_ccに印加され
た高電圧がメモリ容量54に書き込まれる。また、ノード
Ｘに低電圧が保持されている場合にはスイッチ52が閉じ
ているので、メモリ容量54の電圧はリセット時の低電圧
のままである（第５図（ａ）、ｔ＝t₆）。つぎの走査期
間には、メモリ容量54に保持された情報が順次読み出さ
れる。すなわち、水平走査回路５のパルスφ_１に同期し
て選択信号が送られ、ある列のスイッチ55が開き、エモ
リ容量中の信号電荷が信号線56に読み出されるととも
に、メモリ容量54が低電圧にリセットされる。信号線に
読み出された電荷はセンスアンプ57により検知され、素
子外部に読み出される。この後、水平走査回路の他のパ
ルスφ_２に同期して、スイッチ58が開き信号線が端子V
_ssに印加された低電圧にプリチャージされ、つぎの信号
読み出しが可能な状態になる（第５図（ａ）ｔ＝t₆）。

上記で光信号を読み出すための動作が終了するが、つ
ぎに利得補正のための動作について述べる。光信号のデ
ジタル値を示すｎの数は（６）式で与えられる。従っ
て、利得G₁、G₂が各列ごとにばらつくと、信号電荷によ
る垂直信号線電位変動V_sが同一量の列でもｎの値が異な
る結果になり、縦縞状の固定パタン雑音といわれる雑音
が生じる。そこで参照電圧のステップの大きさを各列ご
とに変化させることにより、このゲインの補正を行い、
固定パタン雑音を抑圧する。このため、第４図に示す5
9、60よりなる利得補正信号保持回路と、第２図に示す4
2、43、49、50から構成される参照電圧補正回路が設け
られている。以下、第５図（ｂ）に示す駆動パルスタイ
ミングを参照しながら利得補正の動作を説明する。

垂直ブランキング期間において、各列の利得ばらつき
を検知し利得補正情報をノードＹの電圧の高低として保
持するための動作がなされる。すなわち、まず、PC2端
子に高電圧がかかり、スイッチ60が開き、ノードＹがV
_ssの低い電圧になる（第５図（ｂ）ｔ＝t₉）。つぎに第
３図と同様な動作が生じる。しかし、この時に選択され
た垂直ゲート線３の電圧を高くして信号電荷を垂直信号
線８に読み出すかわりに、信号読み出しのためにスイッ
チ31が開いている時間内に、Ｒ端子の電圧をスメア読み
出し時の電圧V_vに比しΔＲだけ変化させ、垂直信号線８
に各列に共通な疑似信号電圧を発生させる（第５図
（ｂ）ｔ＝t₁₀）。Ｒ端子の変動は光信号と同様に増幅
器により増幅され、A/D変換がなされる。このA/D変換に
際しては、変換のはじめのREEP端子にかかる参照電圧を
V_REFP＋ＮΔV_REFPとする。ここにＮはA/D変換の最大ス
テップ数を示し、ＰビットのA/D変換を行う場合には2^P
となる（第５図（ｂ）ｔ＝t₁₁）。以降V_REFPがΔV_REFP
だけづつ階段波状に増加し、A/D変換がなされ（７）式
で示すｍの値を得る。

すなわち、ΔＲの増幅された信号G₁G₂ΔＲと参照電圧
の最大変化値ＮΔV_REFPの差を電圧きざみΔV_REFPで割っ
たものが得られる。今、ΔＲをｍが０になるように
（８）式を選ぶ。

この時、ある列の利得がdG₁、dG₂だけ他の列に比し大
きいとすると、（９）式の利得補正信号ｍを得ることが
できる。

A/D変換が終了すると、ｍの値はノードＸの電圧の高
低としてデジタル値で保持されている。この値を端子TG
₂の電圧を高くすることにより、ゲート59を開きノード
Ｙに転送する。この結果、利得補正信号ｍの値に応じ、
スイッチ42、43が開くか閉じるかすることになり、利得
補正の準備が完了する（第５図（ｂ）ｔ＝t₁₂）。

さてこの状態で、信号のA/D変換が行われる時に、REF
Pの電圧ばかりでなく、REFP1、REFP2の電圧も同時にΔV
_REF1、ΔV_REF2だけ階段波状に変化させる。この電圧変
動は容量49、50を介して増幅器37の入力端子電圧の変化
となって表われる。この結果、増幅器41の出力変位変動
ΔV₆′は（10）式となる。

ここでc_pは容量47の値、c_i（ｉ＝１、２）は容量49、
50の値、a_i（ｉ＝１、２）はｍのデジタル値により１か
らの０の値をとる。従って得られるｎ′の値は（11）式
となる。

利得のばらつきがない場合にはa_i＝０（ｉ＝１−ｑ）
であるから（11）式は（６）式と同じである。一方、あ
る列の利得がとばらついたとすると、（12）式の関係式が成立てば利
得のばらつきによらず、正しいA/D変換の結果を得るこ
とができる。

一方、（９）式より（13）式が成立する。

従って、各参照電圧を増幅器37の入力端に入力する容
量c_iならびに参照電圧のステップΔV_REFi間ならびに利
得G₂の間に（14）式の関係が成立てば、利得補正ができ
ることになる。

すなわち、容量c_iをc_pの2^i-pだけ小さくするか、参照
電圧ΔV_REFiをΔV_REFPの2^i-pだけ小さくするか、G₃を2
^i-p倍とするかの３つのうちいずれか、もしくはその組
合わせにより（14）式を成立させればよいことになる。
なお、以上の利得補正は、ゲインが正方向にばらついた
場合だけしか実現できないが、Ｒ端子にかける電圧を十
分に大きくとり、利得G₁、G₂が最小である列について
（８）式が成立つようにすれば、常に可能である。ま
た、正、負のどちらのばらつきも補正するようにするこ
ともできる。

上記実施例は列ごとにダブルサンプリング回路を設け
ることにより、垂直信号線のリセットによるkTC雑音が
信号に混入せず、高感度となり、また、列ごとにスメア
差動回路を設けることにより、スメアは信号に混入せず
低スメアになる。さらに各列ごとに上記したダブルサン
プリング回路の出力電圧を、共通の階段波状の参上電圧
と比較する、容量との参照電圧の印加端子に接続された
スイッチを入力部にもつ比較器と、参照電圧の変化に同
期して与えられる共通の階段波のステップ数を表す２値
化データから、比較器の比較結果が変化する時のデータ
を選択保持し、それぞれの出力電圧に対応するデジタル
信号を得る出力バッファとを有し、得られたデジタル信
号を直列に走査しているので、高速走査に適し、かつ、
デジタル信号を得るためのハードウェアの量も少なく、
高集積化を図ることができ、高精度のA/D変換を実現で
きる。さらにまた、列ごとに増幅器を設け、ランダム雑
音を低減できる半面、逆に問題点となる増幅器の利得ば
らつきを、A/D変換の際の参照電圧のステップを、デジ
タル的に補正することにより、この利得ばらつきを補正
することが可能である。

（発明の効果）上記のように本発明による固体撮像素子は、各列ごと
に光電変換された複数の信号電荷を並列に増幅する増幅
器を備える増幅手段と、上記列ごとの増幅手段からのそ
れぞれの出力電圧を共通の階段波状の参照電圧と比較す
る、上記列ごとの増幅手段のそれぞれの出力ごとに設け
た比較手段と、上記参照電圧の変化に同期して与えられ
る共通の階段状のステップ数を表わす２値化データか
ら、上記各比較手段の比較結果が変化する時のデータを
選択保持し、それぞれ出力電圧に対応するデジタル信号
を得る上記比較手段ごとに設けたデジタル信号保持手段
とを有し、上記比較手段の入力部に、一端を上記増幅手
段の出力に接続された容量と、一端が共通の階段波状の
参照電圧の印加端子に接続され他端が上記容量の他端に
接続されたスイッチを設けることによって、MOS型固体
撮像素子の受光部の構成を変えることなく、雑音を低減
し、スメアを原理的になくし、またデジタル値を走査し
て高速走査が可能になるので、高S/Nで低スメア、かつ
高解像度である固体撮像素子を実現することができる。

【図面の簡単な説明】

第１図は本発明による固体撮像素子の一実施例を示す回
路構成図、第２図は破線内に第１図の破線で囲まれた１
列分の回路ブロックのうち21、22に対応する部分の詳細
回路を示す図、第３図は第２図の対応する各端子に印加
される駆動パルスのタイミング図、第４図は破線内に第
１図の破線で囲まれた１列分の回路ブロックのうち23に
相当する部分の詳細回路を示す図、第５図は第４図が対
応する各端子に印加される駆動パルスのタイミングを示
す図、第６図は従来のMOS型固体撮像素子の回路構成図
である。１……光電変換素子、２……垂直走査回路３……垂直ゲート線、４……垂直スイッチ５……水平走査回路、８……垂直信号線 21……初段増幅器とダブルサンプリング回路とからなる
増幅回路 22……スミア差動回路と共用化された人力部を持つA/D
変換のための比較器と参照電圧補正回路 23……A/D変換の結果を保持し出力するための出力バッ
ファと利得補正信号保持回路 31……リセットスイッチ、32……初段増幅器 33……ダブルサンプリング回路を構成する増幅器 34……増幅器33を高利得領域に設定するためのスイッチ 35……スミア差動回路を構成するバッファ増幅器 36……参照電圧を伝達するスイッチ 37、39、41……比較器を構成する増幅器 38……増幅器37を高利得領域に設定するためのスイッチ 40……増幅器39を高利得領域に設定するためのスイッチ 42、43……参照電圧補正回路を構成するスイッチ 45……ダブルサンプリング回路を構成する容量 46……信号を比較器に伝達するための容量、47……信号
を保持するための容量 48……フィードスルー吸収用容量 49、50……参照電圧補正回路を構成する容量 51……端子D1からD3に印加された階段波のステップ数を
表わすデジタル値から容量47に保持された真の信号電圧
に対応する値を選択して容量ノードＸに保持するスイッ
チ 52……スイッチ、53……転送ゲート 54……バッファメモリ容量、55……読み出しスイッチ 56……信号線、57……センスアンプ 58……プリチャージスイッチ、59……利得補正情報読み
込みスイッチ 60……利得補正信号保持回路リセットスイッチ S1、S2、S3、S4、S5……駆動電圧印加端子 REFP……参照電圧印加端子 REF1、REF2……利得補正用参照電圧印加端子Ｒ……垂直信号線の直流リセット電圧印加端子 D1、D2、D3……階段波に同期して階段波のステップ数を
表わすデジタル値の印加端子 TG1、TG2、PC1、PC2……駆動電圧印加端子 V_ss……直流高電圧印加端子、V_cc……直流低電圧印加端
子

───────────────────────────────────────────────────── フロントページの続き (72)発明者中井正章国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者安藤治久国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者秋元肇国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭59−151455（ＪＰ，Ａ) 特開昭56−83127（ＪＰ，Ａ) 特開昭59−143479（ＪＰ，Ａ) 特開昭60−150384（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】光電変換された複数の信号電荷を並列に増
幅する列ごとに設けられた増幅器を備える列ごとの増幅
手段と、上記列ごとの増幅手段からのそれぞれの出力電
圧を、共通の階段波状の参照電圧と比較する、上記列ご
との増幅手段のそれぞれの出力ごとに設けた比較手段
と、上記参照電圧の変化に同期して与えられる共通の階
段波のステップ数を表わす２値化データから、上記各比
較手段の比較結果が変化する時のデータを選択保持し、
それぞれの出力電圧に対応するデジタル信号を得る上記
比較手段ごとに設けたデジタル信号保持手段と、得られ
た各列のデジタル信号を直列に走査する走査手段とを、
同一半導体基板上に有し、上記比較手段が一端を上記増
幅手段の出力に接続された容量と、一端が共通の階段波
状の参照電圧の印加端子に接続され、他端が上記容量の
他端に接続されたスイッチとを有する入力手段を備える
ことを特徴とする固体撮像素子。
【請求項２】上記各比較手段とデジタル信号保持手段
は、上記列ごとの増幅手段の電圧利得のばらつきにより
発生する上記列ごとの増幅手段からのそれぞれの出力電
圧のばらつきを補正する補正手段を、それぞれ有するこ
とを特徴とする特許請求の範囲第１項記載の固体撮像素
子。
【請求項３】上記増幅手段は、上記列ごとに設けられた
増幅器の出力端子と、上記列ごとの増幅手段のそれぞれ
の出力ごとに設けた比較手段との間にそれぞれ接続さ
れ、上記増幅器の入力端子への信号電荷入力時の増幅器
第１出力と、上記増幅器入力端子リセット時における増
幅器第２出力との差分出力を出力する差分処理手段を備
えることを特徴とする特許請求の範囲第１項記載の固体
撮像素子。
【請求項４】上記光電変換は、上記半導体基板上に形成
された複数の光電変換素子により行われ、上記光電変換
素子により光電変換された複数の信号電荷の、上記列ご
との増幅器の入力端子への読み出しを制御する選択スイ
ッチが、上記半導体基板上形成されていることを特徴と
する特許請求の範囲第３項記載の固体撮像素子。
【請求項５】上記光電変換を行う複数の光電変換素子
は、上記半導体基板上に水平垂直の２次元状に配置形成
され、かつ、上記列ごとの増幅器が、上記光電変換素子
の１垂直列ごとに配置されていることを特徴とする特許
請求の範囲第１項ないし第４項のいずれかに記載の固体
撮像素子。
【請求項６】上記増幅手段は、上記列ごとに設けられた
増幅器の出力端子と、上記列ごとの増幅手段のそれぞれ
の出力ごとに設けた比較手段との間にそれぞれ接続さ
れ、上記増幅器の入力端子へスミア電荷が混入した信号
電荷が入力された時の増幅器出力と、上記増幅器の入力
端子にスミア電荷だけが入力された時の増幅器出力との
差分処理を行う、差分処理手段を設けたことを特徴とす
る特許請求の範囲第５項記載の固体撮像素子。