JP4764036B2 - アクティブピクセルセンサアレイで、ピクセルの相関性二重サブサンプリングを行う方法及び回路 - Google Patents

Description

本発明は、イメージセンサに係り、特に、ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）アレイのＮ×Ｍピクセル領域でダイナミックに選択されるピクセルのＣＤＳＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓｕｂ−Ｓａｍｐｌｉｎｇ：相関性二重サブサンプリング）（サブサンプリングとその後の相関性二重サンプリング）を行い得る方法及び回路に関する。

１９８０年代の半ばからの最も普遍的なイメージピックアップ装置は、ＣＣＤ（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）であった。半導体産業の発展と共に、ＣＣＤ方式は急速に発展し、結局、小型の高性能カメラに搭載されるに至った。ＣＣＤは、重要なイメージピックアップ装置であるが、デジタルカメラの核心であるＣＣＤセンサは、比較的多量のエネルギを消費し、高速動作に適していないという問題点がある。

そのような観点から、数百万ピクセル以上の高解像度の実現が可能な大型ＣＩＳ（ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ）が開発されてきた。高集積で非常に多くのピクセルを配置でき、且つ高速でデータスキャニングが可能である以外に、ＣＩＳは、現在使用されている標準ＣＣＤに比べて、低電力消費（ＣＣＤによって消費される電力の約１／５）という点で著しい長所がある。

ＣＩＳの他の長所は、安い製造コストである。すなわち、相対的に、大型サイズのＣＩＳが低コストで供給されうる。ＣＩＳは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのような工程で同一チップ上に製造することができるため、信号処理回路は、連結線を減らしつつ同一チップ上に形成できる。更に、ＣＩＳは、ＣＣＤより更に低い電圧で駆動され、周辺回路が同一チップ上に配置されるようにできるため、サイズを小さくすることが可能である。したがって、ＣＩＳは、広範囲な応用分野のある将来のデジタル映像システムで、核心となる映像感知装置（ＣＣＤ固体撮像素子の代替）として期待される。

ＣＣＤとＣＩＳとでは、映像データスキャニング方式に相違点が多い。例えば、３百万ピクセル解像度で、ＣＣＤセンサは、３百万アナログ電荷を連続的にスキャンし、電荷を電気的信号に変換する増幅は、一般的に最後のピクセルがスキャンされた後のみに発生する。それに対し、ＣＩＳ、すなわち、図１のようなＡＰＳは、ピクセル当り一つの増幅素子（電荷を電気的信号に変換するトランジスタやその他の変換器）を有する。したがって、ＣＩＳは、一つのピクセルごとに信号増幅を行うため、伝達動作を減らすことができ、更に低エネルギ消費で更に高速のデータスキャンを行うことができる。

ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関性二重サンプリング）
ＣＩＳの電荷−電圧変換器は、基本的に一つのステージ以上の電圧フォロア（増幅トランジスタ）と一つのキャパシタ、及びこのキャパシタ電圧をリセットさせるための一つのスイッチより構成される。最も単純なビデオシステムで、スイッチは、各ピクセルの読み取りの初期に閉まって、出力レベルだけでなくキャパシタの電圧をリセットさせる。ピクセル電荷パケットがキャパシタに伝達された後には、電圧に変わり、その出力信号は該当ピクセル値と表わされる。スイッチのような構成要素は、それ自体の一定の誤差伝導率を有するため、キャパシタを不特定な一定値にプリチャージし、それ故、出力信号にエラーを発生させる。そのようなプリチャージの不確実性は、ＣＤＳによって補償することができる。そのような方法で、出力信号は、各ピクセルに対して２回ずつサンプリングされる。すなわち、キャパシタをプリチャージした直後に１回と、ピクセル電荷パケットが合わせられた後にまた１回である。そのような２つの値の差は、スイッチによって引き起こされたノイズ成分を排除できる。

ＣＤＳ方式は、集積されるイメージセンサのＳＮＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ）を改善するために考案された方式である。ピクセルのブラックレベルや基準レベル、またはリセットレベルを、実質的に光によって誘導された信号から引くことにより、静的ＦＴＰ（Ｆｉｘｅｄ Ｐａｔｔｅｒｎ Ｎｏｉｓｅ：固定パターンノイズ）と、多様な形態の時間的ノイズが、ＡＰＳアレイ出力から効果的に除去される。

図２は、ＡＰＳアレイの４×４ピクセル領域の４つの同一色のＣＤＳサンプルされたピクセル値を平均化するために適用できる一般的なＣＤＳ回路（例えば、図１のＣＤＳ＆ＡＤＣブロック内に含まれた）を示すブロック図である。ＣＤＳサンプルされて平均される４ピクセルを含む２行が、図１の行ドライバによって選択される。

ＡＰＳアレイで、光電荷は、フォトダイオード（ＰＤ）によって収集され、各ピクセルごとに、その内部の一つのキャパシタンスＣに保存される。光電荷は、キャパシタから、そのキャパシタによる電圧（Ｖ＝Ｑ／Ｃ）として読み取られる。ＣＤＳ過程により、光電変化された信号電圧Ｖｓ＝Ｑｓ／Ｃが、ブラックレベルや基準レベル、またはリセットレベル電圧のＶｒ＝Ｑｒ／Ｃと比較される。Ｖｒはチャンネルオフされて、Ｃのあらゆる電荷が固定された電位となる時、すなわち、光電変化された信号電圧の生成以前に得られる。したがって、各ピクセルについて、最終出力電圧Ｖ＝Ｖｓ−Ｖｒ＝（Ｑｓ−Ｑｒ）／Ｃが得られる。ＣＤＳ過程は、図１のようなＡＰＳアレイと同一チップ上に製造された回路を有するオン−チップ上で行われ、または“オフ−チップＣＤＳ”によっても可能である。ＣＤＳ過程には、一般的に、ＣＤＳサンプルされる各ピクセルカラムのための一つのメモリ（例えば、電荷を保存する一つのキャパシタ）と一つの減算器とが要求される。

図２の回路で、４つのキャパシタ５０ａ、５１ａ、５０ｂ、５１ｂは、４つのピクセルから４つの値を保存するために提供され、スイッチ２、２１ａ、２１ｂは、４つの保存された電荷によって“イメージ平均化処理”を行うために提供される。キャパシタ５０ａ、５１ａ、５０ｂ、５１ｂのそれぞれは、一つのピクセルのアナログイメージデータを示す最終出力電圧Ｖ（Ｖ＝Ｖｓ−Ｖｒ）を出力するための一つの電荷（Ｑｓ−Ｑｒ）を保存するために提供される。スイッチ２１ａ、２１ｂのそれぞれは、同じカラムで、相異なる行のピクセルから順に得られた二つの保存されたピクセル値を合わせて平均化するために提供される。例えば、同じサイズのキャパシタ５０ａ、５１ａのそれぞれが、一つの第１カラムからサンプルされたピクセル値を保存している時、スイッチ２１ａが閉まれば、２つのキャパシタの電荷は合わせられて等化され、２つのキャパシタ５０ａ、５１ａに均等に分けて分布される。このように、同じカラムの異なる行からのサンプルされたピクセル値は平均化される。スイッチ２は、二つの異なるカラム（例えば、第１及び第３カラム）からサンプルされたピクセル値を合わせて平均化するために提供される。例えば、同じサイズのキャパシタ５０ａ、５１ａ、５０ｂ、５１ｂが、第１及び第３カラムのピクセルから互いに平均化されたサンプルされたピクセル値を保存している時、スイッチ２、２１ａ及び２１ｂが閉まれば、４つのキャパシタ５０ａ、５１ａ、５０ｂ、５１ｂに保存された電荷は合わせられて平均化され、その４つのキャパシタに分けて分布される。そのように、２行及び２つのカラムから同一色を有する４ピクセルからサンプルされたピクセル値は平均化される。もし、スイッチ２１ａ、２１ｂが開放され、スイッチ２が閉まれば、図２の回路は、キャパシタ５０ａ、５０ｂに保存された同じ行の相異なる２つのカラムからの２つのピクセル値のみを平均化する。

最終平均化されたＣＤＳサンプルされたピクセル値のそれぞれは、増幅器５４ａ、５４ｂ、カラム選択スイッチ（トランジスタ）２０、及び共通出力ライン３０を介して、アナログ−デジタル変換器（図示せず）に順次伝送される。

図２は、それぞれの垂直選択ラインＣＬ１及びＣＬ３を経て、サンプルホールドスイッチ４２ａ、４２ｂを介して、２つのカラム（例えば、第１及び第３カラム）のうち、一つからピクセルのＣＤＳサンプリングのための互いに連結された二つの同じ回路（ａ、ｂ）を含む。ＡＰＳアレイの一つのピクセルから出力されたリセットまたは信号電荷をホールディングするためのサンプルホールドキャパシタ４４は、サンプルホールドスイッチ４２によって垂直選択ラインに連結される。基準電圧ソース４６ａ、４６ｂのそれぞれは、サンプルホールドキャパシタ４４ａ、４４ｂのそれぞれに直列に連結される。アナログ電荷減算器は、サンプルホールドキャパシタ４４ａ、４４ｂ、増幅器（例えば、非反転バッファ）４８、及びＣＤＳキャパシタ５０ａ、５０ｂより構成される。減算器の出力ノード（ＣＤＳキャパシタ５０の出力端）は、出力増幅器５４の入力端に連結される。サンプルホールドキャパシタ４４にホールドされた電荷は、クランプスイッチ５２が閉まることによりＣＤＳキャパシタ５０に複写される。なぜならば、サンプルホールドキャパシタ４４によって保存された電荷量に対応する非反転増幅器４８の出力電圧と同じ電圧（または電荷）が、ＣＤＳキャパシタ５０に保存されるように誘導できるためである。次いで、ＣＤＳキャパシタ５０は、クランプスイッチ５２が開放されることによって、フローティング状態となり、その時、サンプルホールドキャパシタ４４から複写された電圧／電荷を保存する。

そのように、サンプルホールドキャパシタ４４によって、最初に受信されてホールドされた一定のピクセルからの第１電荷（信号電荷）Ｑｓが、ＣＤＳキャパシタ５０に複写されて保存され、その後に同じピクセルからの第２電荷（リセット電荷）Ｑｒが、サンプルホールドキャパシタ４４によって受信されて保存される。

そのように、選択ラインＣＬ１を介して一つのピクセルからの信号電圧ＶＳが、まず減算器の入力端（サンプルホールドキャパシタ４４のノード）に印加され、クランプスイッチ５２が閉まった状態であれば、ピクセルからの信号電圧ＶＳは、サンプルホールドキャパシタ４４だけでなく、ＣＤＳキャパシタ５０をも充電する。次いで、クランプスイッチ５２が開放されれば、リセット電圧ＶＲが同じピクセルから出力されて、アナログ減算器の入力端に入力され、サンプルホールドキャパシタ４４によってホールドされる。結果的に、信号電圧ＶＳ及びリセット電圧ＶＲの差に対応する信号ＶＳ−ＶＲが、アナログ減算器の出力端、すなわち、ＣＤＳキャパシタ５０の出力端で生成される。そのように、信号電圧ＶＳ及びリセット電圧ＶＲが何れも反映された固定パターンノイズが除去されて、一つのピクセルのＣＤＳサンプルされたアナログピクセルデータが得られる。ＣＤＳサンプルされたアナログピクセルデータは、スイッチ２０が閉まった時に、スイッチ２０、増幅器５４及び共通出力ライン３０を介して出力される。

キャパシタ５０ａ、５１ａ、５０ｂ、５１ｂのそれぞれは、一つのピクセルのアナログイメージデータを示す最終出力電圧Ｖ＝Ｖｓ−Ｖｒを出力する電荷Ｑｓ／Ｑｒを保存する。

差異信号ＶＳ−ＶＲは、ＣＤＳキャパシタ５０によってホールドされ、それにより、ＣＤＳキャパシタ５０ａ、５１ａ、５０ｂ、５１ｂのそれぞれは、４つのＣＤＳサンプルされたピクセルのための４つの全体差異信号ＶＳ−ＶＲを保存する。しかし、サンプルホールドキャパシタ４４に保持された電荷、すなわち、非反転増幅器４８の出力電圧を変化させつつ、一つのＣＤＳキャパシタ５０（例えば、５０ａ、５１ａ、５０ｂ、５１ｂのうち一つ）に、全体差信号ＶＳ−ＶＲを正確に示す電荷を保持させることは困難である。実際には、ＣＤＳキャパシタ５０がＱｓ−Ｑｒによる全体差信号ＶＳ−ＶＲを保存するというより、一定の一つのピクセルからの電荷（例えば、ピクセルから受信されたリセット電荷Ｑｒまたは信号電荷Ｑｓのうち、いずれか一つの電荷）と関連した電圧のみを保存する。

そのように、４ピクセルのリセット電荷Ｑｒが、二つのサンプルホールドキャパシタ４４ａ、４４ｂのうち、いずれか一つによって受信されて保存される前に、４ピクセルのそれぞれのイメージ信号電荷Ｑｓが、ＣＤＳキャパシタ５０ａ、５１ａ、５０ｂ、５１ｂのうちの一つにまず保存され、ＣＤＳキャパシタ５０ａ、５１ａ、５０ｂ、５１ｂに保存された４つのフローティング信号電荷Ｑｓは、そのＣＤＳキャパシタで合せられてそれぞれに分けて分布されるが、増幅器５４ａ、５４ｂによる結果的な出力は、二つのサンプルホールドキャパシタ４４ａ、４４ｂに保存された二つのリセット電荷に基づいている。そのように、減算器の結果的な出力（増幅器５４による出力）は、図２の回路から順次に出力される４つのＣＤＳサンプルされたピクセル値ＶＳ−ＶＲの数学的な平均ではない。この場合に、二つの受信されたリセット電荷／電圧のみが、二つの保存された信号電荷／電圧と平均化される。

このように、図２に示す回路の動作では、４つのピクセルを代表する平均化されたピクセルには、固定パターンノイズ成分による発生したエラーが含まれる。

ＡＰＳアレイによって、デジタルカメラで捕えられたイメージをサブサンプリングする能力は、縮少した解像度モードを実現しようとする場合には有効的である。例えば、動画キャプチャモードでビットレートを減らそうとする場合や、映像を、縮少した解像度でディスプレイしようとする場合である。アナログ−デジタル変換後のデジタルドメインでのサブサンプリングは、付加的な電力を消耗する大容量のメモリと処理時間とを必要とする。

アナログドメインでの平均化動作でピクセルサブサンプリングを行うための図２のような回路やその他の類似した回路は、バイヤーパターンのＣＤＳサンプルされたピクセル、すなわち、４×４ピクセル領域にある各カラーの４ピクセルを平均化してサブサンプリングを行うために適用される。

したがって、本発明が達成しようとする技術的課題は、サブサンプリングモード駆動時、ピクセルから出力される映像信号をアナログ的に平均化して、ディスプレイ品質を改善するイメージセンサ及び方法を提供することにある。

前記の技術的課題を達成するための本発明に係るイメージセンサは、行と列とに配列された複数のピクセルより構成され、各カラムピクセルが、少なくとも２つのリセット電荷を保存する少なくとも２つのリセットデータキャパシタと、少なくとも２つのイメージ電荷を保存する少なくとも２つのイメージ信号データキャパシタとにスイッチで連結されたことを特徴とする。

前記イメージセンサは、各ピクセルが、リセット電圧及びイメージ信号電圧を出力する、Ｎ行とＮカラムに配列されたＮ^２ピクセルを有するＡＰＳアレイで、第１キャパシタで、第１ピクセルのリセット電圧を第１電荷として保存する段階と、第２キャパシタで、第２ピクセルのリセット電圧を第２電荷として保存する段階と、前記第１及び第２電荷を平均されたリセット電荷に合成する段階と、を含むことを特徴とするサブサンプリング方法を行う。

前記サブサンプリング方法は、ＡＰＳアレイでピクセルをサブサンプリングする方法において、前記ＡＰＳアレイで、Ｌ^２ピクセルから受信されるＬ^２アナログピクセルリセットデータ電荷を第１セットのＮ^２キャパシタに保存する段階と、前記ＡＰＳアレイで、Ｌ^２ピクセルから受信されるＬ^２アナログピクセルイメージ信号データ電荷を第２セットのＮ^２キャパシタに保存する段階と、を含むことを特徴とする。Ｌは、１からＮまでの間の整数である。前記サブサンプリング方法は、前記第１セットのＮ^２キャパシタに保存されたＬ^２アナログピクセルリセットデータ電荷で第１平均化動作を行う段階を更に含むことを特徴とする。前記サブサンプリング方法は、前記第２セットのＮ^２キャパシタに保存されたＬ^２アナログピクセルイメージ信号データ電荷で第２平均化動作を行う段階を更に含むことを特徴とする。

前記イメージセンサは、前記少なくとも２つのリセット電荷を利用して、第１平均化動作を行って平均化されたリセット電荷を生成する平均化回路を更に備えることを特徴とする。前記平均化回路は、前記少なくとも２つのイメージ電荷を利用して、第２平均化動作を行って平均化されたイメージ電荷を生成することを特徴とする。前記第１及び第２平均化動作は、アナログドメインで行われる。前記イメージセンサは、前記平均化されたイメージ電荷から、前記平均化されたリセット電荷を減算して差分電圧を生成するアナログ減算器と、前記差分電圧をアナログ−デジタル変換するアナログ−デジタル変換器（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：以下、ＡＤＣ）とを更に備えることを特徴とする。

本発明の他の実施例に係るサブサンプリング方法は、それぞれのピクセルが、リセット電圧とイメージ信号電圧とを出力する複数の行と複数のカラムとに配列されたピクセルアレイで、複数のピクセル（Ｌ^２）から出力されたアナログリセットデータ電荷、例えば、第１セットの保存キャパシタに保存されたＬ^２リセットデータ電荷を互いに合成する段階と、複数のピクセル（Ｌ^２）から出力されたアナログイメージ信号データ電荷、例えば、第２セットの保存キャパシタに保存されたＬ^２イメージ信号データ電荷を互いに合成する段階と、を含む。一つのピクセルからのリセット及びイメージ信号電荷の代りに、前記合成された（平均された）リセットデータ電荷、及び前記合成されたイメージ信号データ電荷が使用されて、ＣＤＳ動作が行われ、それにより、同色の平均化されるＬ^２ピクセルについての正確な数学的平均化を示す差異電圧（ＶＳ−ＶＲ）が生成される。

本発明の実施例で行われる平均化（サブサンプリング）機能の正確性は、バイヤーパターンアレイの４×４ピクセル領域内の４つの同色のＣＤＳサンプルされた値（Ｑｓ−Ｑｒとして量子化された電荷）の数学的平均が、次の数式を満足するか否かによって確認することができる。減算器内のあらゆるキャパシタは、何れもキャパシタンスＣを有し、何れも同じ基準電圧Ｖｒｅｆと関連して充電されると仮定する。

上記数式によって、互いに平均化される（サブサンプリングされる）４つのＣＤＳサンプルされたピクセル値の正確な平均値は、４ピクセルからの４つの信号電荷の合成値Ｑ_Ｓ１１＋Ｑ_Ｓ１３＋Ｑ_Ｓ３１＋Ｑ_Ｓ３３から、４ピクセルからの４つのリセット電荷の合成値Ｑ_Ｒ１１＋Ｑ_Ｒ１３＋Ｑ_Ｒ３１＋Ｑ_Ｒ３３を減算して得られる。４つの信号電荷の合成値は、合成されたリセット電荷を減算する前に４で割れ、割れた値は、４つの同一キャパシタンスを有するキャパシタの間に等しく分配される。同様に、４つのリセット電荷の合成値は、合成された信号電荷から減算する前に４で割れ、割れた値は、４つの同じキャパシタンスを有するキャパシタの間に等しく分配される。これより、ＣＤＳサンプルされたピクセルの平均値を得る方法は、平均リセット電荷Ｑ_ＲＡＶＧを得るために、４つの関連リセット電荷を合成して割る段階と、平均信号電荷Ｑ_ＳＡＶＧを得るために、４つの関連信号電荷を合成して割る段階と、前記平均信号電荷Ｑ_ＳＡＶＧから前記平均リセット電荷Ｑ_ＲＡＶＧを減算して、一つのＣＤＳサンプリング動作（減算動作）を行う段階と、を含む。そのような一般的な方法は、ここでＣＤＳＳとして記述される。なぜならば、そのような方法の結果が、４つのＣＤＳサンプルされたピクセルについての正確な平均を示し、正確にサブサンプルされたピクセル値であるためである。

本発明の実施例で、サブサンプリング率Ｂが４であるＣＤＳＳは、以下のように３段階からなる。まず、２対のリセット電圧（電荷）が、カラム方向に平均化され、２対の信号電圧（電荷）がカラム方向に平均化される。次いで、行方向に２対の平均リセット電圧が平均化されて、最終平均リセット電圧が得られ、行方向に２対の平均信号電圧が平均化されて、最終平均信号電圧が得られる。最後に、一つのアナログ減算器を使用して、前記最終平均イメージ信号電圧から前記最終平均リセット信号電圧が減算される。本発明の実施例で、電荷等の平均化は、４つのキャパシタンスＣに保存された電荷を、結局一つとなる大きいキャパシタンス４Ｃに合成することと、同じキャパシタンスＣを有する４つのキャパシタンスに分けて分配することを含む。

本発明の更に他の実施例に係るイメージセンサは、複数の行と複数のカラムとに配列されたピクセルアレイより構成され、各カラムピクセルの各ピクセルが平均化部に連結される動作が行われ、各平均化部は、第１ピクセル及び第２ピクセルからのアナログリセットデータを保存する第１及び第２保存キャパシタと、前記第１ピクセル及び前記第２ピクセルからのアナログイメージ信号データを保存する第３及び第４保存キャパシタと、を含むことを特徴とする。

本発明によるイメージセンサ及びそのサブサンプリング方法は、ＡＰＳ内の複数のピクセルを直接及び正確にサブサンプリングして、それにより静的固定パターンノイズを除去できる。

本発明と本発明の動作上の利点、及び本発明の実施によって達成される目的を十分に理解するには、本発明の好ましい実施例を示す添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付図面を参照して、本発明の好ましい実施例を説明することで、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を示す。

図３は、本発明の一実施例に係る、ＡＰＳアレイ及びＣＤＳＳを行う平均化及び比較回路（Ａｖｅｒａｇｉｎｇ ａｎｄ Ｃｏｍｐａｒｉｎｇ Ｕｎｉｔ：以下、ＡＣＵ）を含むＣＩＳを示すブロック図である。図４は、図３のＣＩＳのＡＰＳアレイ内の各ピクセル構造を示す回路図である。

図３及び図４を参照すると、ＡＰＳアレイは、図４のピクセル回路のように、周知の複数のピクセル回路より構成される。このピクセル回路は、順次にＶＲ（リセット信号）電圧とＶＳ（イメージ信号）電圧とを出力する。ＡＰＳアレイ内の各ピクセルは、一般的に、図４の光ダイオードＰＤのように、光電変換器を含む。行ドライバ回路は、周知のように、本発明の一実施例に係るＣＤＳＳの間に、順次に奇数行対（１、３、・・・）を選択し、次に偶数行対（２、４、・・・）を選択する。複数のラインのうち、１行を選択的にアクティブさせるために、各行にアクティブ行選択信号ＳＥＬが伝送される。

各ピクセルの光ダイオードＰＤに存在するキャパシタンスに保存される電荷または電圧を読み取るには、信号ＴＸによって制御されるスイッチＴ_ＴＸを閉める。スイッチＴ_ＴＸは、一般的に、リセット動作の間に開放される。リセットスイッチＴ_ＲＸと共にスイッチＴ_ＴＸが閉まれば、各ピクセルの光ダイオードＰＤの拡散領域もリセットされうる。リセット信号ＲＸは、スイッチＴ_ＲＸを制御するために使用され、周知のように、信号ＴＸによって制御されるスイッチＴ_ＴＸと共に使用されるスイッチＴ_ＲＸは、光ダイオードＰＤに存在するキャパシタンスに保存される電荷や電圧をリセットレベルにリセットさせる。

トランジスタＴ_ＡＭＰは、電圧フォロア増幅器であって、光ダイオードＰＤに存在するキャパシタンスに保存された電荷や電圧を該当電圧または電流に変化させて、図３のＡＣＵに伝送して保存するようにする。

リセット信号ＲＸによって制御されるスイッチＴ_ＲＸは、各ピクセルの読み取り初期に閉まり、光ダイオードＰＤに存在するキャパシタンスに保存された電荷や電圧をリセットさせる。光ダイオードＰＤに存在するキャパシタンスのリセット電荷や電圧によって、スイッチＴ_ＳＥＬが閉まる時に、出力ノードＯＵＴが出力電圧レベルＶＲで表わされる。ＡＰＳアレイが、実際の映像（光）に露出されれば、光ダイオードＰＤ及び各ピクセルの関連キャパシタは、光ダイオードＰＤに入射される光の強度に該当するイメージまたは信号電荷／電圧を引き起こす。スイッチＴ_ＴＸが閉まり、またスイッチＴ_ＲＸが開放されれば、実質的な光電変換された信号であるイメージ信号が、増幅器Ｔ_ＡＭＰによって増幅され、スイッチＴ_ＳＥＬが閉まる時に、図３のＡＣＵのキャパシタにイメージ信号電圧ＶＳとして伝送されて保存される。

図５は、図３のＡＰＳアレイ内のカラー感知ピクセルのバイヤーパターン配列と、その出力を示すブロック図である。バイヤーパターンは、ＡＰＳアレイ内の光素子上に結合されたバイヤーパターンのＣＦＡ（Ｃｏｌｏｒ Ｆｉｌｔｅｒ Ａｒｒａｙ）によって実現される。本発明では、図５の太線内のピクセル領域でのように、４×４ピクセル領域内の同じカラーの４ピクセル（例えば、赤色ピクセルＲ１１、Ｒ１３、Ｒ３１、Ｒ３３）が平均化されてＣＤＳＳされる。そのように、ＣＤＳＳされる４ピクセルの１セットは、一般的に、同じ２行及び同じ２カラムから同じカラーを有するピクセルより構成される。例えば、赤色ピクセルＲ１１、Ｒ１３、Ｒ３１、Ｒ３３がＣＤＳＳサンプルされ、緑色ピクセルＧ１２、Ｇ１４、Ｇ３２、Ｇ３４がＣＤＳＳサンプルされる。その後、緑色ピクセルＧ１２、Ｇ１４、Ｇ３２、Ｇ３４がＣＤＳＳサンプルされ、青色ピクセルＢ２２、Ｂ２４、Ｂ４２、Ｂ４４がＣＤＳＳサンプルされる。そのように、同じカラーのピクセルの４セットについてのＣＤＳＳ結果は、赤色、青色、及び緑色のそれぞれに該当する４つの平均化されたピクセル値である。したがって、ＡＰＳアレイの一定のピクセル領域についてＣＤＳＳを行うことは、アナログドメインで効果的にサブサンプリングして、静的固定パターンノイズ及び多様な形態の時間的ノイズを補償する。

行選択信号ＳＥＬ１及びＳＥＬ３は、第１及び第３行に対応し、それらは、順次にアクティブされる。行選択信号のそれぞれがアクティブされる時、アクティブされた行のあらゆるピクセルは、まず、それぞれのリセット電圧ＶＲを読み取り、次に実質的なイメージ信号電圧ＶＳを読み取る（図８Ａ、図８Ｂのタイミング図を参照）。図５のように、第１カラムのピクセルでは、赤色フィルタリングされたピクセルＲ１１から信号ＶＲ１１、ＶＳ１１を出力し、次いで、赤色フィルタリングされたピクセルＲ３１から信号ＶＲ３１、ＶＳ３１を出力する。それに対し、第３カラムのピクセルでは、赤色フィルタリングされたピクセルＲ１３から信号ＶＲ１３、ＶＳ１３を出力し、次いで、赤色フィルタリングされたピクセルＲ３３から信号ＶＲ３３、ＶＳ３３を出力する。ここで、第１行が先にアクティブされると仮定したが、第３行が先にアクティブされることもある。また、図５には示されていないが、図６に示すように、第２カラムのピクセルで、緑色フィルタリングされたピクセルＧ１２から信号ＶＲ１２、ＶＳ１２を出力し、次いで、緑色フィルタリングされたピクセルＧ３２から信号ＶＲ３２、ＶＳ３２を出力できる。また、第４カラムのピクセルで、緑色フィルタリングされたピクセルＧ１４から信号ＶＲ１４、ＶＳ１４を出力し、次いで、緑色フィルタリングされたピクセルＧ３４から信号ＶＲ３４、ＶＳ３４を出力できる。第２行及び第４行のピクセル値も、第１行及び第３行のピクセル値が何れもＣＤＳＳサンプルされた後に出力される。

図６は、図３のＣＩＳでＣＤＳＳを行う複数のＡＣＵの間のスイッチング連結を示すブロック図である。ＡＰＳアレイのカラムにある各ピクセルは、それぞれの選択スイッチＴ_ＳＥＬを介して垂直伝送線に連結され、垂直伝送線を介してＡＣＵにも連結される。それにより、図６のように、４つの隣接するＡＣＵが、ＡＰＳアレイピクセルの４つの隣接する１、２、３、４カラムに対応する。読み取り動作の間には、ＡＣＵ−１及びＡＣＵ−３が同一カラーピクセルから受信されるアナログピクセルデータを受信する。例えば、まず、赤色フィルタリングされたピクセルＲ１１及びＲ１３から受信し、次いで、Ｒ３１及びＲ３３から受信する。また、緑色フィルタリングされたピクセルまたは青色フィルタリングされたピクセルからも同じ方法で受信する。それにより、同一カラーピクセルと関連した受信アナログピクセルデータを効果的に平均化するために、ＡＣＵ−１及びＡＣＵ−３が第１平均化スイッチＳａｖｇを介して互いに連結される。同様に、ＡＣＵ−２及びＡＣＵ−４も、第２平均化スイッチＳａｖｇを介して互いに連結される。平均化スイッチＳａｖｇの機能は、ＡＣＵ−１及びＡＣＵ−３を具体的に示す図７の回路図についての説明で更に詳細に記述される。

以下、図７及び図８Ａを参照して、図３のＣＩＳで、ＡＣＵの構造及び動作方法について詳細に記述する。
図７は、図３のＣＩＳで、スイッチで連結された二つのＡＣＵを示すブロック図である。図８Ａは、図３のＣＩＳで、ＣＤＳＳの間に使用されるスイッチング信号と行選択信号の波形を示すタイミング図である。

図３のＡＣＵに含まれるそれぞれのＡＣＵ（ＡＣＵ−１、ＡＣＵ−２、ＡＣＵ３等）は、ピクセルのそれぞれのＴ_ＳＥＬスイッチを介して一定行にあるあらゆるピクセルに選択的に連結される。それにより、ＡＣＵ−１は、ピクセルＲ１１及びＲ３１を含む第１カラムピクセルのそれぞれに連結され、同様に、ＡＣＵ−３は、ピクセルＲ１３及びＲ３３を含む第３カラムピクセルのそれぞれに連結される。一般的に、ＡＰＳアレイの各カラムピクセルは、それぞれのＴ_ＳＥＬスイッチを介して垂直伝送線に連結され、垂直伝送線を介してＡＣＵにも連結される。動作の間に、ＡＰＳアレイの各カラムピクセルは、ＡＰＳアレイの各行のあらゆるピクセルに連結された水平ラインを介して入力される行選択信号によってアクティブにされる。もし、Ｗが、ＡＰＳアレイの一行にあるピクセル数であれば、Ｗは、ＡＣＵの数と同じである。それにより、前述したように、動作の間に、ＡＣＵ−１及びＡＣＵ−３を含むあらゆるＡＣＵが、同時にＡＰＳアレイの各行に置かれたピクセルから同時にアナログピクセルデータを受信できる。

図８Ａに示すように、第１行がＳＥＬ１によって先にアクティブにされ、次にＳＥＬ３によって第３行がアクティブにされる。それにより、動作の間に、ＡＣＵ−１及びＡＣＵ−３は、同色４ピクセル（例えば、Ｒ１１、Ｒ３１、Ｒ１３、Ｒ３３）のそれぞれからリセット電圧及びイメージ信号電圧を含むアナログピクセルデータを得る。ＡＣＵ−１及びＡＣＵ−３は、スイッチＳａｖｇによって連結されるため、ＡＣＵ−１及びＡＣＵ−３は、同色４ピクセル（例えば、Ｒ１１、Ｒ３１、Ｒ１３、Ｒ３３）から得られるアナログピクセルデータを共有できる。具体的には、ＡＣＵ−１及びＡＣＵ−３は、同色４ピクセルから得られた各タイプ（リセット及びイメージ信号）のピクセルデータを合成して割って、リセット電荷／電圧ＶＲの平均化された値及びイメージ信号電荷／電圧ＶＳの平均化された値を生成する。それぞれのＡＣＵは、イメージ信号電荷／電圧ＶＳの平均化された値からリセット電荷／電圧ＶＲの平均化された値を減算して、ＣＤＳサンプルされた４ピクセルの正確な数学的平均のような最終アナログピクセルデータを出力する。それにより、静的固定パターンノイズが除去される。

ＡＣＵのそれぞれは、アナログ減算器（例えば、減算器−１及び減算器−３）及びアナログ減算器の出力を受信して伝送する増幅器ＡＭＰ１を含む。
増幅器ＡＭＰ１は、非反転増幅器（ここで、Ｖｒｅｆ＝０）、または後述する並列アナログ−デジタル変換に使用される基準電圧Ｖｒｅｆに接続された差動増幅器でありうる。そのような配置によって、バイアスソースＶｒａｍｐを、平均化動作の間には第１電圧レベルに配置させ、アナログ−デジタル変換動作の間には第２電圧レベルに配置させる。第１電圧レベルは、第２電圧レベルとは異なる。バッファキャパシタＣＡ及び第２出力増幅器ＡＭＰ２はオプション事項であり、それらは、アナログ−デジタル変換の解像度のためにゲインを増加させるために用いられる。各ＡＣＵ（例えば、ＡＣＵ−１及びＡＣＵ−３）内のアナログドメイン減算器出力は、増幅器ＡＭＰ１によって感知され、オプションキャパシタＣＡによってバッファリングされ、オプション増幅器ＡＭＰ２によってアナログ−デジタル変換のために更に増幅される。これにより、平均化されたＶＳ−ＶＲを示す電圧信号ＶＣＤ１、ＶＣＤ３が出力される。

本発明に係るそれぞれのアナログドメイン減算器（例えば、減算器−１）は、スイッチＳ１を介してＡＣＵによって処理されるカラムピクセル（例えば、ＡＣＵ−１によって処理される第１カラムのピクセル）に連結された垂直伝送線上の一つの共通ノードに互いに連結された複数のデータ保存キャパシタ（例えば、ＡＣＵ−１でＣＳ１１、ＣＳ３１、ＣＲ１１、ＣＲ３１）を含み、それらは、必須構成要素である。各ＡＣＵ内の４つのデータ保存キャパシタのそれぞれは、複数のスイッチ（例えば、Ｓ１、Ｓ２、Ｓ３、Ｓ４、ＳＳ、ＳＲ）を介して順次に連結されて決定され、ＡＣＵ（例えば、ＡＣＵ−１）に連結されたピクセル（同一カラムの第１行または第３行のピクセル）のうち一つから受信される一定のアナログピクセルデータ電荷（リセットまたは信号データ）で充填されて保存される。あらゆるＡＣＵにある当該スイッチ（例えば、Ｓ１、Ｓ２、Ｓ３、Ｓ４、ＳＳ、ＳＲ）及びＡＣＵの間のスイッチＳａｖｇは、同じ時間に開放されるか、または閉塞される。各ＡＣＵ内のスイッチ（例えば、Ｓ１、Ｓ２、Ｓ３、Ｓ４、ＳＳ、ＳＲ）は、図８Ａのタイミング図に示すように、行選択信号（例えば、ＳＥＬ）との作用によって開放されるか、または閉塞される。

スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、ＳＳ、ＳＲを調節すれば、ピクセル、４つの保存キャパシタ（例えば、ＣＳ１１、ＣＳ３１、ＣＲ１１、ＣＲ３１）及び他の電流パスの間の連結を制御でき、４つの保存キャパシタは、次の順序によってアナログピクセルデータで充填される。まず、保存キャパシタＣＲ１１が、第１行の第１カラムのピクセルＲ１１からのリセット電荷を保存する。次いで、保存キャパシタＣＳ１１が、第１行の第１カラムのピクセルＲ１１からの信号電荷を保存する。次いで、保存キャパシタＣＲ３１が、第３行の第１カラムのピクセルＲ３１からのリセット電荷を保存する。次いで、保存キャパシタＣＳ３１が、第３行の第１カラムのピクセルＲ３１からの信号電荷を保存する。

一方、ＡＣＵが、ＣＤＳＳではないモード、すなわち、標準ＣＤＳモードの間には、各ＡＣＵ（ＡＣＵ−１及びＡＣＵ−３のそれぞれ）内のリセットデータ保存キャパシタＣＲ（例えば、ＣＲ１１やＣＲ３１、または一つのキャパシタのように動作するように合成されたＣＲ１１とＣＲ３１）のうち一つと、信号データ保存キャパシタＣＳ（例えば、ＣＳ１１やＣＳ３１、または一つのキャパシタのように動作するように合成されたＣＳ１１とＣＳ３１）のうちの一つが、当該ピクセルから受信されるアナログピクセルデータでロードされる。それにより、複数のＡＣＵが、１行のピクセルのみから完全なリセット及び信号アナログピクセルデータでロードされる。ＡＣＵ内のデータ保存キャパシタＣＲ、ＣＳをローディングするそのような方法により、標準（サブサンプリングではないモード）ＣＤＳが、ＡＰＳアレイの１行（例えば、第１行）にあるあらゆるピクセル（例えば、Ｒ１１、Ｇ１２、Ｒ１３、Ｇ１４、・・・）について行われる。次いで、行選択ラインがアクティブにされれば、標準ＣＤＳモードでのＡＣＵの次の動作は、ＡＰＳアレイの１行（例えば、第２行）にあるあらゆるピクセル（例えば、Ｇ２１、Ｂ２２、Ｇ２３、Ｂ２４、・・・）について標準ＣＤＳを行う。標準ＣＤＳモードで、スイッチＳＳ、ＳＲ、及びＳａｖｇは、動作せずに開放状態で固定される。

ＣＤＳＳモード（サブサンプリングモード）では、８個の保存キャパシタが、ＡＣＵ（例えば、ＡＣＵ−１、ＡＣＵ−３）にスイッチングによって連結され、４つのピクセルＲ１１、Ｒ３１、Ｒ１３、Ｒ３３からのアナログ（リセット及び信号）ピクセルデータで充填され、それにより、スイッチＳＳ、ＳＲ、Ｓａｖｇは、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４と共に作用して、順次に閉塞することで、４つのピクセルＲ１１、Ｒ３１、Ｒ１３、Ｒ３３から受信された同じタイプ（リセットまたは信号）のあらゆる電荷が合成され、且つ割られて平均化される。

しかし、本発明の一実施例に係るＡＣＵのＣＤＳＳ方法において、平均化スイッチＳａｖｇが閉まることで、互いに連結される他のカラム（例えば、第１及び第３カラム）のＡＣＵ内の当該保存キャパシタの間で、各タイプ（リセットまたは信号タイプ）のアナログピクセルデータが平均化される。それにより、例えば、データ保存キャパシタＣＳ１１が、ピクセルＲ１１からの信号データでロードされることに対し、データ保存キャパシタＣＲ１１は、ピクセルＲ１１のリセット値のみを保存せずに、ピクセルＲ１１のリセットデータ及びピクセルＲ１３のリセットデータの平均を保存する。

各ＡＣＵ内の４つの保存キャパシタをローディングする過程を通じて平均化を行うために、スイッチ、特に、平均化スイッチＳａｖｇの動作方法が、図８Ａのタイミング図に示されている。ここで、スイッチは、ハイレベルで閉まる。スイッチＳ１が閉まれば、データ保存キャパシタの当該セット、例えば、ＣＲ１１、ＣＲ１２（図示せず）、ＣＲ１３、ＣＲ１４（図示せず）が、アクティブにされた行選択ライン（例えば、第１行は、ＳＥＬ１によってアクティブにされる）によって決定される行の一つのピクセルから出力されるアナログピクセルデータの一定のタイプでローディングされる。次いで、スイッチＳ１が開放され、平均化スイッチＳａｖｇが閉まる。それに対し、あらゆるＡＣＵで、スイッチＳ２、Ｓ３、Ｓ４、ＳＳ及びＳＲは開放されるか、または閉塞して、あらかじめ定められている各ＡＣＵ内の４つのデータ保存キャパシタのうち、何れか一つが特定のアナログピクセルデータを受信して保存できるようにする。

例えば、図８Ａに示すように、（１）時間に平均化スイッチＳａｖｇは開放され、スイッチＳ１は閉塞されて、キャパシタＣＲ１１及びＣＲ１３にリセットデータがローディングされる。次いで、キャパシタＣＲ１１及びＣＲ１３にリセットピクセルデータがローディングが完了した後に、（２）時間にスイッチＳ１が開放され、平均化スイッチＳａｖｇが閉まって、キャパシタＣＲ１１及びＣＲ１３に保存されたアナログピクセルデータ（または、電荷）が合成されて割られる。そのように、アナログピクセルデータ（リセットデータ）が、あらゆるＡＣＵにあるそれぞれの選択されたデータ保存キャパシタ（例えば、ＣＲ１１、ＣＲ１２、ＣＲ１３、ＣＲ１４）によって受信された後に、データ保存キャパシタのローディング完了時に、スイッチＳ１が開放され、ＡＣＵの間の平均化スイッチＳａｖｇが閉まることによって、同行の同色ピクセルからの同じタイプの該当電荷（例えば、ピクセルＲ１１及びＲ１３からのリセット電荷）が互いに平均化（合成及び分割）される。そのように、同行同色の二つのピクセルから受信された同じタイプ（例えば、リセット）のアナログピクセルデータが、一定の保存キャパシタ対（例えば、ＣＲ１１及びＣＲ１３）で平均化され、それぞれに保存される。例えば、（３）、（５）、（７）時間にスイッチＳ１が閉まり、スイッチＳａｖｇが開放された後に、（２）、（４）、（６）時間にスイッチＳ１が開放され、スイッチＳａｖｇが閉まる、そのような一般的な同行の平均化方式は、残りの３対のデータ保存キャパシタ（例えば、ＣＳ１１とＣＳ１３、ＣＲ３１とＣＲ３３、及びＣＳ３１とＣＳ３３）にも同じく適用される。すなわち、スイッチングによって連結されるＡＣＵ（例えば、ＡＣＵ−１及びＡＣＵ−３）内の４対の当該保存キャパシタ（ＣＲ１１とＣＲ１３、ＣＳ１１とＣＳ１３、ＣＲ３１とＣＲ３３、及びＣＳ３１とＣＳ３３）のそれぞれが、同行同色の二つのピクセルから受信されるリセット及び信号データの平均化された値を保存する。

次いで、他の行の同一カラムピクセルから受信される同じタイプのピクセルデータについての平均化（合成と分割）が行われる。他の行の同一カラムピクセルからデータ平均化は、例えば（９）時間にスイッチＳＳを閉めて、各ＡＣＵ内のデータ保存キャパシタＣＳ対（例えば、ＡＣＵ−１内のＣＳ１１及びＣＳ３１）に保存された信号データ電荷を等しくし、スイッチＳＲを閉めて、各ＡＣＵ内のデータ保存キャパシタＣＲ対（例えば、ＡＣＵ−１内のＣＲ１１及びＣＲ３１）に保存されたリセットデータ電荷を等しくすることで、簡単に行われる。そのような最終同一カラム平均化過程によって、スイッチングによって連結されるＡＣＵ（例えば、ＡＣＵ−１及びＡＣＵ−３）内の４つのＣＳデータキャパシタ（例えば、ＣＳ１１、ＣＳ１３、ＣＳ３１、ＣＳ３３）のそれぞれは、同じ平均信号電荷を保持する。平均化された信号電荷は、同色４ピクセル（例えば、Ｒ１１、Ｒ１３、Ｒ３１、及びＲ３３）から受信された４つの信号電荷の正確な数学的平均を示す。同様に、そのような同一カラム平均化過程において、スイッチングによって連結されるＡＣＵ（例えば、ＡＣＵ−１及びＡＣＵ−３）内の４つのＣＲデータキャパシタ（例えば、ＣＲ１１、ＣＲ１３、ＣＲ３１、ＣＲ３３）のそれぞれは、同じ平均リセット電荷を保持する。平均化されたリセット電荷は、同色の４つのピクセル（例えば、Ｒ１１、Ｒ１３、Ｒ３１、及びＲ３３）から受信された４つのリセット電荷の正確な数学的平均を示す。

例えば、４つのピクセルＲ１１、Ｒ１３、Ｒ３１及びＲ３３についてＣＤＳＳを行うことについて、スイッチングによって連結される二つのＡＣＵ（例えば、ＡＣＵ−１及びＡＣＵ−３）内の８個のデータキャパシタ（例えば、ＣＲ１１、ＣＲ１３、ＣＲ３１、ＣＲ３３とＣＳ１１、ＣＳ１３、ＣＳ３１、ＣＳ３３）のデータローディングと平均化過程が、図８Ａのタイミング図に示された時間（１）〜（９）での電荷を表示する次のような数式を参照して、更に詳細に説明する。下記の数式で、Ｑは、添字がついた当該保存キャパシタの電荷を表示し、“＝”表示は同じタイプ、すなわち、ＣＳまたはＣＲのあらゆる保存キャパシタのキャパシタンスが同一であると仮定する時、当該電荷が同一であることを示す。添字で表示された形態の電圧、例えば、Ｖ_{ＲＥＳＥＴ１１}は、電圧ＶＲ１１と同一である。添字で表示された形態のキャパシタンス、例えば、ＣＣＲ１１／ＣＲ３１は、添字がついた当該保存キャパシタ、ＣＲ１１及びＣＲ３１が並列に連結される時の、何れか一つのキャパシタンスを示す。

時間（１）で、ピクセルＲ１１及びＲ１３のそれぞれのリセット電圧ＶＲ１１及びＶＲ１３がサンプリングされて、データ保存キャパシタＣＲ１１及びＣＲ１３のそれぞれにロードされる。その時、次の数式を満足する。
Ｒ１１ピクセル：Ｑ_ＣＲ１１＝Ｑ_ＣＲ３１＝Ｃ_{ＣＲ１１／ＣＲ３１}（Ｖ_{ＲＥＳＥＴ１１}−Ｖ_ｒｅｆ）
Ｒ１３ピクセル：Ｑ_ＣＲ１３＝Ｑ_ＣＲ３３＝Ｃ_{ＣＲ１３／ＣＲ３３}（Ｖ_{ＲＥＳＥＴ１３}−Ｖ_ｒｅｆ）

時間（１）では、キャパシタＣＳ１１、ＣＳ１３、ＣＳ３１、及びＣＳ３３も充電されるが、そのような最初の電荷は、後で一定のピクセルから受信される当該イメージ信号データに変更される。
時間（２）で、平均化スイッチＳａｖｇが閉まることで、ピクセルＲ１１及びＲ１３のそれぞれのリセット電圧ＶＲ１１及びＶＲ１３が、データ保存キャパシタＣＲ１１及びＣＲ１３の間で合成され、且つ分割されて平均化される。その時、次の数式を満足する。

時間（３）で、ピクセルＲ１１及びＲ１３のそれぞれのイメージ信号電圧ＶＳ１１及びＶＳ１３がサンプリングされて、データ保存キャパシタＣＳ１１及びＣＳ１３のそれぞれにロードされる。その時、次の数式を満足する。
Ｒ１１ピクセル：Ｑ_ＣＳ１１＝Ｑ_ＣＳ３１＝Ｃ_{ＣＳ１１／ＣＳ３１}（Ｖ_{ＳＩＧＮＡＬ１１}Ｖ_ｒａｍｐ）
Ｒ１３ピクセル：Ｑ_ＣＳ１３＝Ｑ_ＣＳ３３＝Ｃ_{ＣＳ１３／ＣＳ３３}（Ｖ_{ＳＩＧＮＡＬ１３}Ｖ_ｒａｍｐ）

時間（３）では、スイッチＳ３及びＳ４が開放されて、リセット電圧を保存するキャパシタＣＲ１１、ＣＲ１３、ＣＲ３１、及びＣＲ３３がフローティング状態にあるため、リセット電圧を保存するキャパシタＣＲ１１、ＣＲ１３、ＣＲ３１、及びＣＲ３３のそれぞれは、以前の時間（１）で充電された電荷量Ｑ_ＣＲ１１、Ｑ_ＣＲ３１、Ｑ_ＣＲ１３、及びＱ_ＣＲ３３を保持する。

時間（４）で、平均化スイッチＳａｖｇが閉まることで、ピクセルＲ１１及びＲ１３のそれぞれのイメージ信号電圧ＶＳ１１及びＶＳ１３が、データ保存キャパシタＣＳ１１及びＣＳ１３の間で合成され、且つ分割されて平均化される。その時、次の数式を満足する。

時間（５）で、ピクセルＲ３１及びＲ３３のそれぞれのリセット電圧ＶＲ３１及びＶＲ３３がサンプリングされて、データ保存キャパシタＣＲ３１及びＣＲ３３のそれぞれにロードされる。その時、次の数式を満足する。
Ｒ３１ピクセル：Ｑ_ＣＲ３１＝Ｃ_ＣＲ３１（Ｖ_{ＲＥＳＥＴ３１}−Ｖ_ｒｅｆ）
Ｒ３３ピクセル：Ｑ_ＣＲ３３＝Ｃ_ＣＲ３３（Ｖ_{ＲＥＳＥＴ３３}−Ｖ_ｒｅｆ）

時間（５）では、スイッチＳＳが開放されて、信号電圧を保存するキャパシタＣＳ１１及びＣＳ１３がフローティング状態であり、スイッチＳＲが開放されて、リセット電圧を保存するキャパシタＣＲ１１及びＣＲ１３がフローティング状態であり、それにより、キャパシタＣＳ１１、ＣＳ１３、ＣＲ１１、及びＣＲ１３が以前に充電された電荷量を保持する。

時間（６）で、平均化スイッチＳａｖｇが閉まることで、ピクセルＲ３１及びＲ３３のそれぞれのリセット電圧ＶＲ３１及びＶＲ３３が、データ保存キャパシタＣＲ３１及びＣＲ３３の間で合成され、且つ分割されて平均化される。その時、次の数式を満足する。

時間（７）で、ピクセルＲ３１及びＲ３３のそれぞれのイメージ信号電圧ＶＳ３１及びＶＳ３３がサンプリングされて、データ保存キャパシタＣＳ３１及びＣＳ３３のそれぞれにロードされる。その時、次の数式を満足する。
Ｒ３１ピクセル：Ｑ_ＣＳ３１＝Ｃ_ＣＳ３１（Ｖ_{ＳＩＧＮＡＬ３１}−Ｖ_ｒａｍｐ）
Ｒ３３ピクセル：Ｑ_ＣＳ３３＝Ｃ_ＣＳ３３（Ｖ_{ＳＩＧＮＡＬ３３}−Ｖ_ｒａｍｐ）

時間（８）で、平均化スイッチＳａｖｇが閉まることで、ピクセルＲ３１及びＲ３３のそれぞれのイメージ信号電圧ＶＳ３１及びＶＳ３３が、データ保存キャパシタＣＳ３１及びＣＳ３３の間で合成され、且つ分割されて平均化される。その時、次の数式を満足する。

時間（９）で、４つのリセット電荷及び４つの信号電荷に対する最終平均化が行われる。スイッチＳＲが閉まることにより、各ＡＣＵ内に保存された同行の二つのリセット電圧が平均化されて、平均リセット電荷Ｑ_ＲＡＶＧが当該キャパシタに保持される。また、スイッチＳＳが閉まることにより、各ＡＣＵ内に保存された同行の二つのイメージ信号電圧が平均化されて、平均信号電荷Ｑ_ＳＡＶＧが当該キャパシタに保持される。すなわち、次の数式を満足する。

このように、スイッチＳＳ及びＳＲが閉まることにより、同色の４つのピクセルについての最終平均化、及びサブサンプルされた電圧差（ＶＳ−ＶＲ）が生成される。最終平均化、すなわち、時間（９）の後には、第１及び第３カラムについてのＡＣＵ−１とＡＣＵ−３内の当該ＣＳ及びＣＲデータ保存キャパシタに保存される電荷は、４つのピクセルから誘導された電荷の平均で同じく保持される。したがって、出力ＶＣＤ１またはＶＣＤ３のうち何れか一つが、同色４つのＣＤＳＳサンプルされたピクセルを示す最終電圧差（ＶＳ−ＶＲ）として、アナログ−デジタル変換のために読み取られるように使用される。

図８Ｂは、図３のＣＩＳで、複数のＡＣＵからの複数の出力のアナログ−デジタル変換を行うために使用されたランプ電圧とカウンタラッチ制御信号の波形を示すタイミング図である。最終平均化、すなわち、図８Ａの時間（９）の後に、第１及び第３カラムについてのＡＣＵ−１及びＡＣＵ−３内の当該ＣＳ及びＣＲデータ保存キャパシタに保存された平均リセット及び平均信号電荷は、各ＡＣＵ内のアナログドメイン減算器（例えば、減算器−１）によって比較され、ＡＰＳアレイの４つのＣＤＳＳサンプルされたピクセルについての一つのサブサンプル電圧が得られる。直列に連結されたＣＳ及びＣＲキャパシタより構成される減算器（例えば、減算器−１）は、Ｖｒａｍｐと増幅器ＡＭＰ１の入力間に連結されている。そのように、ＡＭＰ１の入力での電圧は、Ｖｒａｍｐ＋ＶＳ＋（−ＶＲ）のように各電圧の総和で表わされる。これは、ＣＲキャパシタに保存されるＶＲ電荷の極性と、ＣＳキャパシタに保存されるＶＳ電荷の極性とが逆になるように直列に連結されているためである。したがって、ＡＭＰ１の入力電圧は、Ｖｒａｍｐが、平均化された（ＶＳ−ＶＲ）によってクランプされ、それだけ更に高くなった電圧である。図３のカウンタイネーブル信号ＣＥは、最終平均化後、すなわち、スイッチＳＳ及びＳＲが閉まった後にカウントを始めるように印加される。したがって、図３のデジタル信号出力回路内のカウンタを初期化する瞬間に、一定のレートでＶｒａｍｐ電圧を徐々に上昇させることで、（ＶＳ−ＶＲ）の当該サイズが、アナログ値から量子化された一定のデジタル値に変換される。デジタル変換は、減算器の出力からのＡＭＰ１入力が、一定の臨界電圧レベル（Ｖｒｅｆ）を過ぎる時のそのカウント値をラッチすることで得られる。（ＶＳ−ＶＲ）のサイズが大きくなるほど、ＡＭＰ１の入力が臨界電圧（Ｖｒｅｆ）に到達する時間が更に短くなる。

ＡＭＰ１の入力が臨界電圧（Ｖｒｅｆ）に到達する時、ＡＣＵの出力信号ＶＣＤ（例えば、ＡＣＵ−１のＶＣＤ１）がローからハイ値にトランジションする。したがって、各ＡＣＵからのＶＣＤ信号、例えば、ＶＣＤ１、ＶＣＤ２、ＶＣＤ３、・・・が、カウント−ラッチ制御信号として図９のラッチ回路に出力される。

図９は、図３のＣＩＳで、複数のＡＣＵからの複数の出力のアナログ−デジタル変換を行うために使用されたカウンタ及びラッチ回路を示すブロック図である。カウンタは、カウンタイネーブル信号ＣＥがアクティブされ始める時のデジタルカウント値を出力する。例えば、カウンタイネーブル信号ＣＥは、ＣＤＳＳモードで動作するＡＣＵによる、４つのピクセルの最終平均化後、または一つのピクセルデータのみが、標準ＣＤＳモードの間に、ＡＣＵのそれぞれにロードされた後にアクティブにされる。ラッチ回路は、各ＡＣＵ当り一つずつ対応する複数の並列カウント−ラッチを含み、それぞれのＡＣＵによって出力されたそれぞれのＶＣＤ信号によって定まる時間に、カウンタがあらゆるラッチに出力する当該カウント値をラッチする。各ＡＣＵによって出力されたＶＣＤ信号は、各ＡＣＵについてラッチ回路に提供されたそれぞれのカウント−ラッチを制御するために利用される。すなわち、ＶＣＤ信号（例えば、ＡＣＵ−１のＶＣＤ１）がローからハイ値にトランジションする時、当該ＡＣＵについて提供されたそれぞれのカウント−ラッチが、その瞬間のカウント値を保存する。これにより、カウンタがカウントを終了する時、複数のＡＣＵにある減算器から出力されるあらゆる独立の信号が、並列にアナログからデジタルに変換される。ラッチ回路内の各ＡＣＵについてのカウント値を保存する複数のラッチの保存値は、デジタル信号処理器に出力されて、更に再処理されるか、または各ＡＣＵからのサブサンプリングされた、またはサブサンプリングされていないピクセルデータを、デジタルピクセルデータとして保存または伝送させる。

図１０は、図３のＣＩＳのＡＰＳアレイにおいて、４より大きいサブサンプリングレートで、Ｎ^２ピクセルを平均化／サブサンプリングする、ＣＤＳＳを行うためのスイッチで連結された複数のＡＣＵを示す本発明の他の実施例に係るブロック図である。図１０のＡＣＵは、図６と類似しており、ただし、相異なる２つのカラム以上のＡＣＵを同時に連結しうるという面で、複数のＡＣＵ（ＮＡＣＵｓ）の間のスイッチング連結が更に弾力的である。そのような連結性の増大は、図６で連結されたＡＣＵ対の場合のように、２つのカラム以上からのピクセルの電荷（例えば、リセット電荷及びイメージ信号電荷）を合成し、且つ分割して平均化できるようにする。このように、それぞれが２つのＣＲデータ保存キャパシタと、２つのＣＳ保存キャパシタとを含む２つのＡＣＵの代りに、それぞれが、Ｎ個のＣＲデータ保存キャパシタと、Ｎ個のＣＳ保存キャパシタとを含むＮ個のＡＣＵを互いに連結させることで、バイヤパターン２Ｎ×２Ｎピクセル領域がサブサンプルされて、それに該当する一つの平均化されたピクセルデータとして３色Ｒ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（ｂｌｕｅ）を示すことができる。このように、図１０のような連結システムは、図３のＣＩＳで、２Ｎ×２Ｎピクセル領域のＣＤＳＳを支援し、ここで、Ｎは、１（サブサンプリングしていない標準モードの場合）を含む正の整数（例えば、図６及び図７のように２でもよい）である。

図１１は、図３のＣＩＳのＡＰＳにおいて、Ｎ^２ピクセルを平均化／サブサンプリングするＡＣＵの本発明の他の実施例に係る具体的なブロック図である。図１１のＮＡＣＵは、図７に示すＡＣＵと類似している。ただし、図１１のＮＡＣＵ内のアナログドメイン減算器は、４つのアナログピクセルデータ保存キャパシタの代りに、２Ｎ個のアナログピクセルデータ保存キャパシタを含む。付加されたデータ保存キャパシタと、そのローディングと平均化とを制御する付加スイッチとは、ＡＰＳアレイの２Ｎ×２Ｎピクセル領域内のＮ個の他のカラムと、Ｎ個の他の行に置かれた同色のＮ^２ピクセルをＣＤＳＳモードで平均化及びサブサンプリングできるように支援する。一つのＮＡＣＵの減算器（例えば、Ｎ減算器−１）内のＣＲデータ保存キャパシタＣＲ１〜ＣＲＮは、ＮＡＣＵに連結されたカラムのピクセルからのリセット電圧で充電される。一つのＮＡＣＵの減算器（例えば、Ｎ減算器−１）内のＣＳデータ保存キャパシタＣＳ１〜ＣＳＮは、ＮＡＣＵに連結されたカラムのピクセルからのイメージ信号電圧で充電される。

ＣＤＳＳ平均化またはサブサンプリングさせるために、ピクセルの各カラムのための一つのＮＡＣＵが要求されるため、図１１のＮＡＣＵは、図１０で示したように、少なくともＮ−１個の他の同じＮＡＣＵとスイッチングによって連結される。実際には、図１１のＮＡＣＵは、一つのカラムについての１、２、３、またはＮより小さい数ＬピクセルのみについてＣＤＳＳ平均化またはサブサンプリングを行うことができるため、ＣＩＳ内のあらゆる他のＮＡＣＵが、図１０で説明された方式でスイッチングによって連結される。しかし、それぞれの平均化スイッチＳａｖｇは、独立的にまたはダイナミックに制御され、Ｌ個のＮＡＣＵを含む第１ブロックと、他のＬ個のＮＡＣＵを含む隣接する第２ブロックとの間の平均化のための連結は行われないようにする。ただし、同じ２Ｎ×２Ｎ（または２Ｌ×２Ｌ）ピクセル領域が、Ｌ個またはＮ個のスイッチングによって連結されるＮＡＣＵを含む各ブロックのＣＤＳＳモード動作によって、互いに平均化される。

スイッチＳａｖｇ、Ｓ１、Ｓ２、Ｓ３、Ｓ４、及び（ＳＳ１・・・ＳＳＮ）と（ＳＲ１・・・ＳＲＮ）をダイナミックに制御することで、ＡＣＵがダイナミックに選択される正方形（または正方形ではないこともある）のピクセル領域に置かれた同色のＬ^２ピクセルに対してサブサンプリングを行うことができる。

前述のように、本発明に係る少なくとも一つの実施例は、複数のピクセルから受信されるリセット値をアナログドメインで平均化する段階、複数のピクセルから受信されるイメージ信号値をアナログドメインで平均化する段階、及びアナログドメインで、平均化された信号値から平均化されたリセット値を減算して、４つの一般的な同色のＣＤＳサンプルされたピクセルの正確な数学的平均を示すＣＤＳＳサンプルされたアナログデータ値を生成する段階を含むＣＤＳＳを行う方法及び装置を提供する。このように、本発明に係る少なくとも一つの実施例は、ＡＰＳ内の複数のピクセルを直接及び正確にサブサンプリングでき、それにより静的固定パターンノイズも除去できる。

以上のように、図面と明細書で最良の実施例が開示された。ここで、特定の用語が使用されたが、それは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施例が可能であるということが理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。

本発明に係るイメージセンサ及びそのサブサンプリング方法は、デジタルカメラ、携帯電話などのイメージピックアップ装置に利用することができる。

ＡＰＳアレイを含む関連技術のＣＩＳを示すブロック図である。 ４つの同一色のピクセルを概略的に平均化するために適用されうる関連技術上のＣＤＳ回路を示すブロック図である。 本発明の一実施例に係る、ＡＰＳアレイ及びＣＤＳＳを行うＡＣＵを含むＣＩＳを示すブロック図である。 図３のＣＩＳのＡＰＳアレイ内の各ピクセル構造を示す回路図である。 図３のＡＰＳアレイ内のカラー感知ピクセルのバイヤパターン配列と、その出力を示すブロック図である。 図３のＣＩＳで、ＣＤＳＳを行う複数のＡＣＵの間のスイッチング連結を示すブロック図である。 図３のＣＩＳで、スイッチで連結された二つのＡＣＵを示すブロック図である。 図３のＣＩＳで、ＣＤＳＳの間に使用されるスイッチング信号及び行選択信号の波形を示すタイミング図である。 図３のＣＩＳで、複数のＡＣＵからの複数の出力のアナログ−デジタル変換を行うために使用されたランプ電圧及びカウンタラッチ制御信号の波形を示すタイミング図である。 図３のＣＩＳで、複数のＡＣＵからの複数の出力のアナログ−デジタル変換を行うために使用されたカウンタ及びラッチ回路を示すブロック図である。 図３のＣＩＳのＡＰＳアレイで、４より大きいサブサンプリングレートでＮ^２ピクセルを平均化／サブサンプリングする、ＣＤＳＳを行うためのスイッチで連結された複数のＡＣＵを示す本発明の他の実施例によるブロック図である。 図３のＣＩＳのＡＰＳで、Ｎ^２ピクセルを平均化／サブサンプリングするＡＣＵの本発明の他の実施例による具体的なブロック図である。

Claims (43)

1. 行と列とに配列された複数のピクセルより構成されたイメージセンサであって、
   各カラムのピクセルが、
   少なくとも２つのリセット電荷を保存する少なくとも２つのリセットデータキャパシタと、少なくとも２つのイメージ電荷を保存する少なくとも２つのイメージ信号データキャパシタとに、スイッチを介して連結され、
   各カラムの前記少なくとも２つのリセットデータキャパシタの少なくとも１つは、同一列にある前記少なくとも２つのイメージ信号データキャパシタの少なくとも１つにノードにおいて直列に連結され、
   前記少なくとも２つのリセットデータキャパシタは、スイッチを介して互いに連結され、
   前記イメージセンサは、
   前記少なくとも２つのリセット電荷を利用して、第１平均化動作を行って、同一列にある少なくとも２つのピクセルのための平均化されたリセット電荷を生成する平均化回路を備え、
   前記第１平均化動作は、
   同一行に配列されたピクセルのリセット値を平均化する第１ステップと同一列に配列されたピクセルのリセット値を平均化する第２ステップとを含むことを特徴とするイメージセンサ。
2. 前記平均化回路は、
   前記少なくとも２つのイメージ電荷を利用して、第２平均化動作を行って同一列にある少なくとも２つのピクセルのための平均化されたイメージ電荷を生成することを特徴とする請求項１に記載のイメージセンサ。
3. 前記第１及び第２平均化動作は、アナログドメインで行われることを特徴とする請求項２に記載のイメージセンサ。
4. 前記イメージセンサは、
   前記平均化されたイメージ電荷から、前記平均化されたリセット電荷を減算して、差分電圧を生成するアナログ減算器を更に備えることを特徴とする請求項２に記載のイメージセンサ。
5. 前記イメージセンサは、
   前記差分電圧をアナログ−デジタル変換するアナログ−デジタル変換器を更に備えることを特徴とする請求項４に記載のイメージセンサ。
6. 前記平均化回路及びアナログ−デジタル変換器は、
   同じバイアスソースによって共通的にバイアスされることを特徴とする請求項５に記載のイメージセンサ。
7. 前記バイアスソースは、
   前記第１及び第２平均化動作の間に第１電圧レベルであり、前記アナログ−デジタル変換動作の間に第２電圧レベルであり、前記第１電圧レベルは、前記第２電圧レベルと異なることを特徴とする請求項６に記載のイメージセンサ。
8. 前記平均化の第１ステップは、
   前記平均化の第２ステップが行われる前に行われることを特徴とする請求項１に記載のイメージセンサ。
9. 前記平均化回路は、
   前記少なくとも２つのリセットデータキャパシタの間に位置したスイッチを含むことを特徴とする請求項１に記載のイメージセンサ。
10. 前記平均化回路は、
    前記少なくとも２つのイメージ信号データキャパシタの間に位置したスイッチを含むことを特徴とする請求項２に記載のイメージセンサ。
11. 前記イメージセンサは、ＣＭＯＳタイプであることを特徴とする請求項１に記載のイメージセンサ。
12. ＡＰＳアレイ中のＮ^２個のピクセルをサブサンプリングする方法において、
    前記ＡＰＳアレイの第１列にあるＮ個のピクセルからＮ個のピクセルリセット電荷を受信し、第１ノードと第２ノードとの間にスイッチを介して互いに並列に連結されたＮ個の第１セットのリセット電荷蓄積キャパシタに連続的に格納する段階と、
    前記第１ノードと前記第２ノードとの間の前記Ｎ個の第１セットのリセット電荷蓄積キャパシタに連結された（Ｎ−１）個のリセット電荷保持スイッチを閉じる段階と、
    前記第１ノードと、前記ＡＰＳアレイの第２列に対応するＮ個のリセット電荷蓄積キャパシタとの間に配置された行方向平均化スイッチを閉じる段階と、を備え、
    前記Ｎ−１個のリセット電荷保持スイッチが閉じたとき、前記Ｎ個の第１セットのリセット電荷蓄積キャパシタは互いに並列に連結され、
    前記第１列にあるＮ個のピクセルのための平均化されたリセット電荷が生成される第１平均化動作を行うことを特徴とするサブサンプリング方法。
13. 前記サブサンプリング方法は、
    前記ＡＰＳアレイの第１列にあるＮ個のピクセルからＮ個のイメージ電荷をＮ個の第２セットのイメージ電荷蓄積キャパシタに格納する段階を更に含むことを特徴とする請求項１２に記載のサブサンプリング方法。
14. 前記第１平均化動作は、
    アナログドメインで行われることを特徴とする請求項１２に記載のサブサンプリング方法。
15. 前記サブサンプリング方法は、
    Ｎ個の前記第２セットのイメージ電荷蓄積キャパシタに格納されたイメージ電荷に、第２平均化動作を行う段階を更に含むことを特徴とする請求項１３に記載のサブサンプリング方法。
16. 前記第２平均化動作は、
    前記イメージ電荷を合成する段階と、
    互いに並列である前記第２セットのイメージ電荷蓄積キャパシタのうち、少なくとも２つのキャパシタを連結する段階を含むことを特徴とする請求項１５に記載のサブサンプリング方法。
17. 前記サブサンプリング方法は、
    アナログドメインで、減算動作を更に含み、
    前記減算動作で、前記第２セットのイメージ電荷蓄積キャパシタのうち、少なくとも一つのキャパシタと、前記第１セットのイメージ電荷蓄積キャパシタのうち、少なくとも一つのキャパシタを直列に連結して、差分電圧を生成することを特徴とする請求項１６に記載のサブサンプリング方法。
18. 前記サブサンプリング方法は、
    前記減算動作からの前記差分電圧をアナログ−デジタル変換する段階を更に含むことを特徴とする請求項１７に記載のサブサンプリング方法。
19. 前記平均化動作及び前記差分電圧のアナログ−デジタル変換は、
    一つのソースバイアスによってバイアスされた回路により行われることを特徴とする請求項１８に記載のサブサンプリング方法。
20. 前記一つのソースバイアスは、
    前記平均化動作の間は低い電圧レベルであり、前記アナログ−デジタル変換の間は高い電圧であることを特徴とする請求項１９に記載のサブサンプリング方法。
21. 前記Ｎは４であることを特徴とする請求項１６に記載のサブサンプリング方法。
22. ４個のピクセルは、２行及び２列に配列され、
    前記第１平均化動作は、
    第１行の第１ピクセル対から、２つのリセット電荷に対する第１同一行平均を生成する段階と、
    第２行の第２ピクセル対から、２つのリセット電荷に対する第２同一行平均を生成する段階と、
    前記第１同一行平均と前記第２同一行平均とを平均する段階と、を含むことを特徴とする請求項２１に記載のサブサンプリング方法。
23. 複数の行及び複数のカラムに配列されたピクセルアレイより構成され、
    各カラムピクセルの各ピクセルが平均化部に連結される動作が行われ、
    各平均化部は、
    第１ピクセル及び第２ピクセルからのアナログリセットデータを保存する第１及び第２保存キャパシタと、
    前記第１ピクセル及び前記第２ピクセルからのアナログイメージ信号データを保存する第３及び第４保存キャパシタと、を含み、
    前記第１及び第２保存キャパシタの少なくとも１つは同一カラムの前記第３及び第４保存キャパシタの少なくとも１つにノードにおいて直列に連結され、
    前記第１及び第２保存キャパシタは、同一カラムの前記第１及び第２ピクセルのために平均リセット電荷を生成するために、相互にスイッチで連結されることを特徴とするイメージセンサ。
24. 前記第１ピクセル及び前記第２ピクセルからの前記アナログリセットデータは、電荷として保存されることを特徴とする請求項２３に記載のイメージセンサ。
25. 前記イメージセンサは、
    少なくとも２つの平均化部に保存されたアナログリセットデータを平均化することを含む第１平均化動作を行う第１平均化スイッチを更に含むことを特徴とする請求項２３に記載のイメージセンサ。
26. 前記第１平均化スイッチは、
    少なくとも２つの平均化部に保存されたアナログイメージ信号を平均化することを含む第２平均化動作を行うことを特徴とする請求項２５に記載のイメージセンサ。
27. 前記第１及び第２平均化動作は、
    アナログドメインで行われることを特徴とする請求項２６に記載のイメージセンサ。
28. 前記各平均化部は、
    Ｎ番目のピクセルからのアナログイメージ信号データを保存するＮ番目の保存キャパシタを更に含むことを特徴とする請求項２３に記載のイメージセンサ。
29. 前記各平均化部は、
    Ｎ番目のピクセルからのアナログリセットデータを保存する２Ｎ番目の保存キャパシタを更に含むことを特徴とする請求項２３に記載のイメージセンサ。
30. 前記イメージセンサは、
    前記平均化部からの複数の出力をアナログ−デジタル変換する各カラムのためのアナログ−デジタル変換器を更に含むことを特徴とする請求項２３に記載のイメージセンサ。
31. 前記それぞれのアナログ−デジタル変換器は、
    前記平均化部からの複数の出力を並列にアナログ−デジタル変換することを特徴とする請求項３０に記載のイメージセンサ。
32. 前記平均化部及び前記アナログ−デジタル変換器は、
    共通的に同じバイアス電圧によってバイアスされることを特徴とする請求項３０に記載のイメージセンサ。
33. 前記バイアス電圧は、
    前記平均化動作の間は第１電圧レベルであり、前記アナログ−デジタル変換の間は第２電圧レベルであり、前記第１電圧レベルは、前記第２電圧レベルと異なることを特徴とする請求項３２に記載のイメージセンサ。
34. 前記第１平均化動作は、
    同じ行に配列されたピクセルについてのアナログリセットデータを平均化することを含むことを特徴とする請求項２６に記載のイメージセンサ。
35. 前記第２平均化動作は、
    同じ行に配列されたピクセルについてのアナログイメージ信号データを平均化することを含むことを特徴とする請求項２７に記載のイメージセンサ。
36. 前記各平均化部は、
    同じカラムのピクセルについてのアナログリセットデータを平均化する第１及び第２保存キャパシタの間に位置したリセット平均化スイッチを更に含むことを特徴とする請求項２３に記載のイメージセンサ。
37. 前記各平均化部は、
    同じカラムのピクセルについてのアナログイメージ信号データを平均化する第３及び第４保存キャパシタの間に位置したイメージ信号平均化スイッチを更に含むことを特徴とする請求項２３に記載のイメージセンサ。
38. 前記イメージセンサは、
    ＣＭＯＳタイプであることを特徴とする請求項２３に記載のイメージセンサ。
39. 前記イメージセンサは、
    デジタル信号処理器を更に含むことを特徴とする請求項２３に記載のイメージセンサ。
40. 各ピクセルがリセット電圧とイメージ信号電圧とを出力する、複数の行と複数のカラムとに配列されたピクセルを有するアレイでＮ^２個のピクセルをサブサンプリングする方法において、
    前記Ｎ^２個のピクセルから出力された複数のリセット電圧を第１セットの蓄積キャパシタに格納し、合成する段階と、
    前記Ｎ^２個のピクセルから出力された複数のイメージ信号電圧を第２セットの蓄積キャパシタに格納し、合成する段階と、
    前記第１セットの蓄積キャパシタ中の少なくとも１個の蓄積キャパシタと前記第２セットの蓄積キャパシタ中の少なくとも１個の蓄積キャパシタとを直列に連結する段階と、を備え、
    前記第１セットの蓄積キャパシタを互いにスイッチで連結し、同一カラムにある複数のピクセルのための平均化されたリセット電荷を生成することを特徴とするサブサンプリング方法。
41. 前記直列に連結された前記第１セットの蓄積キャパシタと前記第２セットの蓄積キャパシタとの間の電圧を検出する段階を更に含むことを特徴とする請求項４０に記載のサブサンプリング方法。
42. 前記直列に連結された前記第１セットの蓄積キャパシタと前記第２セットの蓄積キャパシタとの間の電圧をデジタルに量子化する段階を更に含むことを特徴とする請求項４０に記載のサブサンプリング方法。
43. 各ピクセルがリセット電圧とイメージ信号電圧とを出力する、Ｎ行とＮカラムとに配列されたＮ^２ピクセルを有するＡＰＳアレイでＮ^２個のピクセルをサブサンプリングする方法において、
    第１行中の第１ピクセルの前記リセット電圧を第１電荷として第１キャパシタに、第１行中の第２ピクセルの前記リセット電圧を第２電荷として第２キャパシタにそれぞれ格納し、前記第１電荷と前記第２電荷とを直ちに結合させて第１行の平均化されたリセット電荷を生成する段階と、
    第２行中の第１ピクセルの前記リセット電圧を第３電荷として第３キャパシタに、第２行中の第２ピクセルの前記リセット電圧を第４電荷として第４キャパシタにそれぞれ格納し、前記第３電荷と前記第４電荷とを直ちに結合させて第２行の平均化されたリセット電荷を生成する段階と、
    前記第１行の平均化されたリセット電荷と前記第２行の平均化されたリセット電荷とを結合させてサブサンプリング用リセット電荷を合成する段階と、を備え、
    前記第１キャパシタと前記第３キャパシタとは相互にスイッチで連結され、同一カラムの前記第１及び第２行にあるピクセルのための平均化されたリセット電荷を生成することを特徴とするサブサンプリング方法。

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