JP2502696B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路装置の耐圧に関するものであ
る。

従来の技術 従来の半導体集積回路装置の横型PNPNサイリスタの素
子構成として第５図のような構成がある。１はＰ型シリ
コン基板、２はＮ型高濃度埋込層、３はＰ型高濃度分離
層、４はＮ型低濃度エピタキシャル層、５はＰ型ゲート
層、６はＮ型カソード層、７はＰ型アノード層である。

以上のように構成された横型PNPNサイリスアのアノー
ドとゲート間の耐圧はＮ型低濃度エピタキシャル層４の
濃度を一定にすると、主にゲート層５の拡散深さにより
決定されている。これはゲート拡散の深さにより、その
端部から伸びる空乏層の湾曲の度合いが変わり、前記湾
曲部に集中する単位面積当りの電界の強さが変わるから
である。つまりゲート拡散が浅いとそれだけ湾曲が急と
なり、電界が早く集中し、耐圧が下がる。一方、スイッ
チングスピードはＮ型高濃度埋込層２が素子全面に入っ
ているため、かなり速いものであった。

発明が解決しようとする課題 しかしながら、上記従来の構成を基に、拡散層を深く
して耐圧の向上を図ろうとするすれば、それによって形
成する素子の占有面積が大きくなって、集積回路装置の
阻害することになり、拡散工程に要する時間が長くなる
というような問題点を有していた。

本発明は上記問題点を解決するもので、スイッチング
スピードを高速に維持しながら耐圧を上げることのでき
る半導体集積回路装置を提供することを目的とする。

課題を解決するための手段 この目的を達成するために本発明の半導体集積回路
は、一導電型の半導体基板（11）と、同半導体基板上に
形成された逆導電型の低濃度な第１の半導体層（14）
と、前記半導体基板と前記第１の半導体層との間に選択
的に形成された逆導電型の高濃度な埋込層（12）と、前
記埋込層の真上の前記第１の半導体層表面に形成された
一導電型の第２の半導体層（17）と、前記第２の半導体
層と離間した前記第１の半導体層表面に形成された一導
電型の第３の半導体層（15）と、前記第３の半導体層内
に形成された逆導電型の第４の半導体層（16）とを備
え、前記半導体基板（11）と前記第４の半導体層（16）
とを接続するという構成を有している。

作用 この構成によって、横型サイリスタが構成され、ター
ンオン状態からターンオフ状態にスイッチング動作する
時、第２の半導体層17と第３の半導体層15との間に形成
される横型トランジスタのベース領域となる第１の半導
体層14を走行中のキャリアは、高濃度な埋込層12に吸収
され、高速にターンオフする動作を維持することができ
る。

また、第４の半導体層16と第２の半導体層との間に高
電圧が印加された場合、第３の半導体層15と第１の半導
体層14とのPN接合における空乏層18は第３の半導体層15
の下側に向けて広がり、その一方で半導体基板11と第１
の半導体層14とのPN接合における空乏層18はそのPN接合
を境に上下に広がる。そして、印加電圧が高くなり、上
側と下側の空乏層が接したとしても、ほぼ同電位である
ことから、これによって耐圧破壊を起こさないので、高
速のスイッチングスピードを維持しながら、高い耐圧を
確保することができる。

実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。

第１図は本発明の一実施例における横型PNPNサイリス
タの断面図である。第１図において、11はＰ型シリコン
基板、12はＮ型高濃度埋込層、13はＰ型高濃度分離層、
14はＮ型低濃度エピタキシャル層、15はＰ型ゲート層、
16はＮ型カソード層、17はＰ型アノード層である。以下
図面を用いて詳細に説明する。

電気的結線は、実際の使用状態でゲート電極とカソー
ド電極を抵抗を介して接続し、誤動作対策を施すことが
一般的であり、耐圧が問題となるアノード電極の印加電
圧に比べると、ゲート・カソード間の電圧（順方向ダイ
オード電圧）はゼロに近いものであるので、第２図のよ
うに、Ｐ型ゲート層（以下ゲートという）15,N型カソー
ド層（以下カソードという）16,P型シリコン基板（以下
基板という）11,P型高濃度分離層（以下分離という）13
を全て同電位の低圧側とし、Ｐ型アノード層（以下アノ
ードという）17を高圧側とする。

まず、第２図で、アノード17の電位が少し上がると、
接合領域で空乏層18が基板11より少し上がり、分離13か
らも少し、ゲート15からも少し伸びる。次にアノード17
の電位がもっと上がると、第３図のように、基板11から
上がった空乏層18がゲート15から伸びる空乏層18と接す
る。また分離13から伸びてくる空乏層18もゲートから伸
びる空乏層18と接する。このとき、ゲート15,基板11,分
離13は全て同電位であるため、耐圧破壊の電流は流れな
い。

アノード17の電位がさらに上がると、第４図のよう
に、基板11から上がってきた空乏層18がゲート15から伸
びる同空乏層18の湾曲部を緩和し、耐圧破壊は起こらな
い。ここで、もしゲート直下にＮ型高濃度埋込層12があ
れば基板11から空乏層18が上がってこないため、ゲート
15の空乏層18の湾曲が緩和されずに耐圧破壊を起こして
しまう。この構造での耐圧破壊はアノード17の電位がも
っと上がり、ゲート15または分離13から伸びる空乏層18
がアノード17に当たり電流が流れるときや、Ｎ型高濃度
埋込層12と基板11との間で起こる耐圧破壊、もしくは分
離13から伸びる空乏層18がＮ型高濃度埋込層12に当た
り、電界が集中したときのいずれかである。またスイッ
チングスピードはＮ型低濃度エピタキシャル層14に比べ
１万倍以上濃度の濃いＮ型高濃度埋込層12が入っている
ため、落ちることはない。

以上のように本実施例によれば、アノード直下にのみ
Ｎ型高濃度埋込層12を入れることよって、スイッチング
スピードを落とすことなく、アノード17に対する耐圧を
上げることができる。

発明の効果 本発明によれば、特定領域にのみ高濃度埋込層を入れ
ることによって、スイッチングスピードを落とすことな
く、耐圧を上げることができ、小さい素子面積で高耐
圧、さらに通常のプロセスで平易に作り込める、という
優れた半導体集積回路装置を実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体集積回路装置
の断面図、第２図ないし第４図は本発明の一実施例にお
ける空乏層の広がりを示す断面図、第５図は従来の半導
体集積回路装置の断面図である。 １……Ｐ型シリコン基板、２……Ｎ型高濃度埋込層、３
……Ｐ型高濃度分離層、４……Ｎ型低濃度エピタキシャ
ル層、５……Ｐ型ゲート層、６……Ｎ型カソード層、７
……Ｎ型アノード層、11……Ｐ型シリコン基板、12……
Ｎ型高濃度埋込層、13……Ｐ型高濃度分離層、14……Ｎ
型低濃度エピタキシャル層、15……Ｐ型ゲート層、16…
…Ｎ型カソード層、17……Ｎ型アノード層、18……空乏
層。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】一導電型の半導体基板と、同半導体基板上
   に形成された逆導電型の低濃度な第１の半導体層と、前
   記半導体基板と前記第１の半導体層との間に選択的に形
   成された逆導電型の高濃度な埋込層と、前記埋込層の真
   上の前記第１の半導体層表面に形成された一導電型の第
   ２の半導体層と、前記第２の半導体層と離間した前記第
   １の半導体層表面に形成された一導電型の第３の半導体
   層と、前記第３の半導体層内に形成された逆導電型の第
   ４の半導体層とを備え、前記半導体基板と前記第４の半
   導体層とを接続することを特徴とする半導体集積回路装
   置。