JPH0555594A - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
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- JPH0555594A JPH0555594A JP3240316A JP24031691A JPH0555594A JP H0555594 A JPH0555594 A JP H0555594A JP 3240316 A JP3240316 A JP 3240316A JP 24031691 A JP24031691 A JP 24031691A JP H0555594 A JPH0555594 A JP H0555594A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 縦型電界効果トランジスタにおける寄生トラ
ンジスタのターンオンをし難くして縦型電界効果トラン
ジスタのサージ耐量を改善する。 【構成】 半導体基体（基板１、エピタキシャル層２）
にベース領域４を有し、このベース領域４にソース領域
５を有する縦型電界効果トランジスタにおいて、ベース
領域４中の少なくともソース領域５の下側に高酸素濃度
領域（例えば、酸化膜１１）を設け、ソース領域５、ベ
ース領域４、エピタキシャル層２からなる寄生トランジ
スタのベース電流を遮断し、寄生トランジスタのターン
オンをし難くする。
ンジスタのターンオンをし難くして縦型電界効果トラン
ジスタのサージ耐量を改善する。 【構成】 半導体基体（基板１、エピタキシャル層２）
にベース領域４を有し、このベース領域４にソース領域
５を有する縦型電界効果トランジスタにおいて、ベース
領域４中の少なくともソース領域５の下側に高酸素濃度
領域（例えば、酸化膜１１）を設け、ソース領域５、ベ
ース領域４、エピタキシャル層２からなる寄生トランジ
スタのベース電流を遮断し、寄生トランジスタのターン
オンをし難くする。
Description
【０００１】
【産業上の利用分野】本発明は縦型電界効果トランジス
タに関し、特にサージ耐量を改善したトランジスタに関
する。
タに関し、特にサージ耐量を改善したトランジスタに関
する。
【０００２】
【従来の技術】従来、縦型電界効果トランジスタは、図
３にＮチャネル型トランジスタを示すように、Ｎ型シリ
コン基板１の裏面をドレイン電極とし、シリコン基板１
の表面に成長させたエピタキシャル層２に基板と反対導
電型のＰ高ベース領域４及びウェル領域３を形成し、更
にベース領域４に基板と同じ導電型のＮ型ソース領域５
を形成している。ウェル領域３とベース領域４上にはポ
リシリコンのゲート電極７と、アルミニウムのソース電
極９が設けられる。又、ゲート電極７は、ゲート酸化膜
６と層間膜８によって、ベース領域４、ソース領域５、
及びソース電極９と絶縁されている。ソース電極９は、
バックゲート部１０でウェル領域３及びソース領域５と
電気的に接続している。
３にＮチャネル型トランジスタを示すように、Ｎ型シリ
コン基板１の裏面をドレイン電極とし、シリコン基板１
の表面に成長させたエピタキシャル層２に基板と反対導
電型のＰ高ベース領域４及びウェル領域３を形成し、更
にベース領域４に基板と同じ導電型のＮ型ソース領域５
を形成している。ウェル領域３とベース領域４上にはポ
リシリコンのゲート電極７と、アルミニウムのソース電
極９が設けられる。又、ゲート電極７は、ゲート酸化膜
６と層間膜８によって、ベース領域４、ソース領域５、
及びソース電極９と絶縁されている。ソース電極９は、
バックゲート部１０でウェル領域３及びソース領域５と
電気的に接続している。
【０００３】この縦型電界効果トランジスタでは、ウェ
ル領域３及びベース領域４とエピタキシャル層２はダイ
オードを形成し、ドレイン電極からソース電極にかけて
は、逆方向になるが、ゲート電極７，ソース電極９間に
電圧を印加することによりチャネル部１５の導電型が反
転し導通する。このような縦型電界効果トランジスタは
バイポーラトランジスタに比べ高速動作が可能であり、
又電圧駆動であることから駆動回路が設計しやすいとい
う利点があり、スイッチング素子として広く使用されて
いる。
ル領域３及びベース領域４とエピタキシャル層２はダイ
オードを形成し、ドレイン電極からソース電極にかけて
は、逆方向になるが、ゲート電極７，ソース電極９間に
電圧を印加することによりチャネル部１５の導電型が反
転し導通する。このような縦型電界効果トランジスタは
バイポーラトランジスタに比べ高速動作が可能であり、
又電圧駆動であることから駆動回路が設計しやすいとい
う利点があり、スイッチング素子として広く使用されて
いる。
【０００４】
【発明が解決しようとする課題】しかし、この種のトラ
ンジスタにおいては、インダクタンス性の負荷を駆動す
るために用いた場合に素子が破壊することがある。これ
は、ターンオフ時に、負荷に発生したサージ電圧（逆起
電力）によって素子内部の寄生トランジスタがオンして
しまい、ソース・ドレイン間に過大な電流が流れるため
である。即ち、ソース領域５，ベース領域４，エピタキ
シャル層２がＮＰＮトランジスタを形成しており、この
寄生トランジスタがオンしてしまうのである。
ンジスタにおいては、インダクタンス性の負荷を駆動す
るために用いた場合に素子が破壊することがある。これ
は、ターンオフ時に、負荷に発生したサージ電圧（逆起
電力）によって素子内部の寄生トランジスタがオンして
しまい、ソース・ドレイン間に過大な電流が流れるため
である。即ち、ソース領域５，ベース領域４，エピタキ
シャル層２がＮＰＮトランジスタを形成しており、この
寄生トランジスタがオンしてしまうのである。
【０００５】このように、素子がどの程度の負荷電流、
負荷インダクタンスまで破壊を起こさないかは、Ｌ負荷
耐量と呼ばれており、このＬ負荷耐量を改善するため
に、従来では図４に示すように、ソース領域１４を浅く
形成した構造が提案されている。又、図５に示すように
ベース領域３に不純物濃度の高いＰ+ベース部１３を形
成した構造が提案されている。しかしながら、これらの
対策は、いずれもベース領域３の抵抗を下げる事によっ
て逆起電力がかかった時のベース・ソース間の電圧降下
を小さくし、寄生トランジスタをオンしにくくしようと
するものであるため、逆起電力が大きな場合には充分な
効果を得ることが難しいという問題がある。本発明の目
的は、サージ耐量を改善した縦型電界効果トランジスタ
を提供することにある。
負荷インダクタンスまで破壊を起こさないかは、Ｌ負荷
耐量と呼ばれており、このＬ負荷耐量を改善するため
に、従来では図４に示すように、ソース領域１４を浅く
形成した構造が提案されている。又、図５に示すように
ベース領域３に不純物濃度の高いＰ+ベース部１３を形
成した構造が提案されている。しかしながら、これらの
対策は、いずれもベース領域３の抵抗を下げる事によっ
て逆起電力がかかった時のベース・ソース間の電圧降下
を小さくし、寄生トランジスタをオンしにくくしようと
するものであるため、逆起電力が大きな場合には充分な
効果を得ることが難しいという問題がある。本発明の目
的は、サージ耐量を改善した縦型電界効果トランジスタ
を提供することにある。
【０００６】
【課題を解決するための手段】本発明の縦型電界効果ト
ランジスタは、半導体基体に設けたベース領域中の、少
なくともソース領域の下側に高酸素濃度領域を設けてい
る。この高酸素濃度領域は、例えば酸化膜で構成する。
ランジスタは、半導体基体に設けたベース領域中の、少
なくともソース領域の下側に高酸素濃度領域を設けてい
る。この高酸素濃度領域は、例えば酸化膜で構成する。
【０００７】
【作用】本発明によれば、高酸素濃度領域によってソー
ス領域、ベース領域、半導体基体からなる寄生トランジ
スタにおけるターンオン電圧が増大され、サージ耐量を
改善する。
ス領域、ベース領域、半導体基体からなる寄生トランジ
スタにおけるターンオン電圧が増大され、サージ耐量を
改善する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の縦型電界効果トラン
ジスタの断面図である。 600Ｖ耐圧品の場合、２×1018
／cm3 程度にアンチモンをドープしたＮ+ 型シリコン基
板１に25Ωcm（２×1014／cm3 ）程度にリンをドープさ
せた厚さ約65μｍのＮ型エピタキシャル層２をエピタキ
シャル成長させたものを基板として使用する。この基板
に対し、レジストマスク等を用いたイオン注入及び熱拡
散によりウェル領域３を形成する。又、表面に酸化膜を
約1200Å形成後、約6000ÅのボリシリコンをＬＰＣＶＤ
により堆積し、約11Ω／□にリン拡散をした後、フォト
レジスト法により選択エッチングしてゲート酸化膜６及
びゲート電極７を形成する。
る。図１は本発明の第１の実施例の縦型電界効果トラン
ジスタの断面図である。 600Ｖ耐圧品の場合、２×1018
／cm3 程度にアンチモンをドープしたＮ+ 型シリコン基
板１に25Ωcm（２×1014／cm3 ）程度にリンをドープさ
せた厚さ約65μｍのＮ型エピタキシャル層２をエピタキ
シャル成長させたものを基板として使用する。この基板
に対し、レジストマスク等を用いたイオン注入及び熱拡
散によりウェル領域３を形成する。又、表面に酸化膜を
約1200Å形成後、約6000ÅのボリシリコンをＬＰＣＶＤ
により堆積し、約11Ω／□にリン拡散をした後、フォト
レジスト法により選択エッチングしてゲート酸化膜６及
びゲート電極７を形成する。
【０００９】更に、ゲート電極７をマスクにイオン注入
及び熱拡散を行ってベース領域４を形成する。同様に、
ゲート電極７をマスクにして酸素をイオン注入し、かつ
熱処理を行って前記ベース領域４の底面に近い領域に酸
化膜１１を形成する。又、ソース領域５をレジストマス
クを用いたイオン注入および熱拡散により形成する。そ
の後、層間膜８をＣＶＤにより成長させ、フォトレジス
ト法により、コンタクトホールを形成する。更に、スパ
ッタ法により厚さ 3.5μｍのアルミニウムを形成し、こ
れを選択エッチングしてソース電極９とする。
及び熱拡散を行ってベース領域４を形成する。同様に、
ゲート電極７をマスクにして酸素をイオン注入し、かつ
熱処理を行って前記ベース領域４の底面に近い領域に酸
化膜１１を形成する。又、ソース領域５をレジストマス
クを用いたイオン注入および熱拡散により形成する。そ
の後、層間膜８をＣＶＤにより成長させ、フォトレジス
ト法により、コンタクトホールを形成する。更に、スパ
ッタ法により厚さ 3.5μｍのアルミニウムを形成し、こ
れを選択エッチングしてソース電極９とする。
【００１０】この構成によれば、ソース領域５の下側に
高い酸素濃度の領域である酸化膜１１が形成されている
ため、ソース領域５、ベース領域４、エピタキシャル層
２からなる寄生トランジスタが形成され難くなり、又形
成された場合でも寄生トランジスタのベース電流を遮断
してそのターンオン電圧を極めて高いものとする。この
ため、寄生トランジスタがオンされなくなり、ソース・
ドレイン間に過大な電流が流れなくなり、縦型電界効果
トランジスタのサージ耐量が向上されることになる。
尚、この例の場合、基板の表面からソース領域５の底面
までの距離は約 0.8μｍ、ベース領域４の底面までは
4.5μｍ、ウェル領域の底面までは７μｍであり、この
場合酸素のイオン注入は、エネルギー50KeVドーズ量は
１×1013〜１×1016の範囲で良い効果が得られる。
高い酸素濃度の領域である酸化膜１１が形成されている
ため、ソース領域５、ベース領域４、エピタキシャル層
２からなる寄生トランジスタが形成され難くなり、又形
成された場合でも寄生トランジスタのベース電流を遮断
してそのターンオン電圧を極めて高いものとする。この
ため、寄生トランジスタがオンされなくなり、ソース・
ドレイン間に過大な電流が流れなくなり、縦型電界効果
トランジスタのサージ耐量が向上されることになる。
尚、この例の場合、基板の表面からソース領域５の底面
までの距離は約 0.8μｍ、ベース領域４の底面までは
4.5μｍ、ウェル領域の底面までは７μｍであり、この
場合酸素のイオン注入は、エネルギー50KeVドーズ量は
１×1013〜１×1016の範囲で良い効果が得られる。
【００１１】又、この実施例の場合、酸化膜１１を形成
する工程において、ベース領域４を形成する時と同様に
ゲート電極７をイオン注入のマスクとして利用している
ため、新たにフォトリソグラフィー工程を導入する必要
がない。又、寄生トランジスタとして最も寄与の大きい
ソース領域５の下部に酸化膜１１を形成し、チャネル部
には形成していないので、電界効果トランジスタの特性
を劣化させることはない。
する工程において、ベース領域４を形成する時と同様に
ゲート電極７をイオン注入のマスクとして利用している
ため、新たにフォトリソグラフィー工程を導入する必要
がない。又、寄生トランジスタとして最も寄与の大きい
ソース領域５の下部に酸化膜１１を形成し、チャネル部
には形成していないので、電界効果トランジスタの特性
を劣化させることはない。
【００１２】図２は本発明の第２の実施例の縦型電界効
果トランジスタの断面図である。この実施例では、第１
実施例と同様にベース領域４を形成した後に、レジスト
マスクを用いて酸素をイオン注入し、ベース領域４内の
ソース領域５相当領域に高酸素濃度領域１２を形成して
いる。しかる後、イオン注入、熱拡散によりソース領域
５を形成している。この実施例においても、高酸素濃度
領域１２をソース領域５の下側に形成したことで、寄生
トランジスタのターンオン電圧を増大させてそのオン動
作を抑制する。これにより、縦型電界効果トランジスタ
のサージ耐量を改善することができる。又、この実施例
では、ソース・ドレイン間がダイオード動作する際の主
たる電流経路であるバックゲート部１０とＰウェル部３
の間は高酸素濃度領域を設けていないので、ダイオード
動作の特性に影響を与えないという利点がある。
果トランジスタの断面図である。この実施例では、第１
実施例と同様にベース領域４を形成した後に、レジスト
マスクを用いて酸素をイオン注入し、ベース領域４内の
ソース領域５相当領域に高酸素濃度領域１２を形成して
いる。しかる後、イオン注入、熱拡散によりソース領域
５を形成している。この実施例においても、高酸素濃度
領域１２をソース領域５の下側に形成したことで、寄生
トランジスタのターンオン電圧を増大させてそのオン動
作を抑制する。これにより、縦型電界効果トランジスタ
のサージ耐量を改善することができる。又、この実施例
では、ソース・ドレイン間がダイオード動作する際の主
たる電流経路であるバックゲート部１０とＰウェル部３
の間は高酸素濃度領域を設けていないので、ダイオード
動作の特性に影響を与えないという利点がある。
【００１３】
【発明の効果】以上説明したように本発明は、ベース領
域の中のソース領域の下側に酸化膜等の高酸素濃度領域
を形成しているので、ドレイン・ソース間に負荷からの
逆起電力がかかった時に高酸素濃度領域によって寄生ト
ランジスタのベース電流を遮断し、寄生トランジスタを
ターンオンし難くすることができ、縦型電界効果トラン
ジスタのサージ耐量を改善することができるという効果
がある。又、ソース領域の下側にのみ高酸素濃度領域を
形成することで、本来の電界効果トランジスタとしての
特性にほとんど影響を与えることはない。
域の中のソース領域の下側に酸化膜等の高酸素濃度領域
を形成しているので、ドレイン・ソース間に負荷からの
逆起電力がかかった時に高酸素濃度領域によって寄生ト
ランジスタのベース電流を遮断し、寄生トランジスタを
ターンオンし難くすることができ、縦型電界効果トラン
ジスタのサージ耐量を改善することができるという効果
がある。又、ソース領域の下側にのみ高酸素濃度領域を
形成することで、本来の電界効果トランジスタとしての
特性にほとんど影響を与えることはない。
【図１】本発明の縦型電界効果トランジスタの第１実施
例の断面図である。
例の断面図である。
【図２】本発明の第２実施例の断面図である。
【図３】従来の縦型電界効果トランジスタの断面図であ
る。
る。
【図４】サージ耐量を改善した従来の縦型電界効果トラ
ンジスタの一例の断面図である。
ンジスタの一例の断面図である。
【図５】サージ耐量を改善した従来の縦型電界効果トラ
ンジスタの他の例の断面図である。
ンジスタの他の例の断面図である。
１ 基板（ドレイン領域） ２ エピタキシャル層 ３ ウェル領域 ４ ベース領域 ５ ソース領域 ７ ゲート電極 ９ ソース電極 １１ 酸化膜 １２ 高酸素濃度領域
Claims (2)
- 【請求項１】 半導体基体にベース領域を有し、このベ
ース領域にソース領域を有する縦型電界効果トランジス
タにおいて、前記ベース領域中の少なくともソース領域
の下側に高酸素濃度領域を有することを特徴とする縦型
電界効果トランジスタ。 - 【請求項２】 高酸素濃度領域が酸化膜である請求項１
の縦型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240316A JP3063278B2 (ja) | 1991-08-28 | 1991-08-28 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240316A JP3063278B2 (ja) | 1991-08-28 | 1991-08-28 | 縦型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555594A true JPH0555594A (ja) | 1993-03-05 |
| JP3063278B2 JP3063278B2 (ja) | 2000-07-12 |
Family
ID=17057656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240316A Expired - Lifetime JP3063278B2 (ja) | 1991-08-28 | 1991-08-28 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063278B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750351A2 (de) * | 1995-06-19 | 1996-12-27 | Siemens Aktiengesellschaft | MOS-Halbleiterbauelement mit verbesserten Durchlasseigenschaften |
| EP0768717A2 (de) * | 1995-10-13 | 1997-04-16 | Asea Brown Boveri Ag | Leistungshalbleiterelement |
| JPH09153609A (ja) * | 1995-11-29 | 1997-06-10 | Nec Yamagata Ltd | 縦型絶縁ゲート電界効果トランジスタ |
| JP2007042826A (ja) * | 2005-08-03 | 2007-02-15 | Fuji Electric Holdings Co Ltd | 半導体装置および半導体装置の製造方法 |
| DE102008042170A1 (de) | 2007-10-05 | 2009-04-09 | Denso Corporation, Kariya | Siliziumkarbid-Halbleitervorrichtung |
| US20180114836A1 (en) * | 2016-10-21 | 2018-04-26 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US10655204B2 (en) | 2015-05-26 | 2020-05-19 | Posco | Hot press formed article having good anti-delamination, and preparation method for same |
-
1991
- 1991-08-28 JP JP3240316A patent/JP3063278B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750351A2 (de) * | 1995-06-19 | 1996-12-27 | Siemens Aktiengesellschaft | MOS-Halbleiterbauelement mit verbesserten Durchlasseigenschaften |
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| EP0768717A2 (de) * | 1995-10-13 | 1997-04-16 | Asea Brown Boveri Ag | Leistungshalbleiterelement |
| EP0768717A3 (de) * | 1995-10-13 | 1998-01-28 | Asea Brown Boveri Ag | Leistungshalbleiterelement |
| JPH09153609A (ja) * | 1995-11-29 | 1997-06-10 | Nec Yamagata Ltd | 縦型絶縁ゲート電界効果トランジスタ |
| JP2007042826A (ja) * | 2005-08-03 | 2007-02-15 | Fuji Electric Holdings Co Ltd | 半導体装置および半導体装置の製造方法 |
| DE102008042170A1 (de) | 2007-10-05 | 2009-04-09 | Denso Corporation, Kariya | Siliziumkarbid-Halbleitervorrichtung |
| US7808003B2 (en) | 2007-10-05 | 2010-10-05 | Denso Corporation | Silicon carbide semiconductor device |
| US10655204B2 (en) | 2015-05-26 | 2020-05-19 | Posco | Hot press formed article having good anti-delamination, and preparation method for same |
| US20180114836A1 (en) * | 2016-10-21 | 2018-04-26 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US10319820B2 (en) | 2016-10-21 | 2019-06-11 | Fuji Electric Co., Ltd. | Semiconductor device having silicon carbide layer provided on silicon carbide substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3063278B2 (ja) | 2000-07-12 |
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