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JPH0357614B2 - - Google Patents

Info

Publication number
JPH0357614B2
JPH0357614B2 JP57235074A JP23507482A JPH0357614B2 JP H0357614 B2 JPH0357614 B2 JP H0357614B2 JP 57235074 A JP57235074 A JP 57235074A JP 23507482 A JP23507482 A JP 23507482A JP H0357614 B2 JPH0357614 B2 JP H0357614B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
region
layer
buried
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP57235074A
Other languages
English (en)
Other versions
JPS58116776A (ja
Inventor
Mana Shingaa Barii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPS58116776A publication Critical patent/JPS58116776A/ja
Publication of JPH0357614B2 publication Critical patent/JPH0357614B2/ja
Granted legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 発明の分野及び先行技術の説明 本発明は、横方向接合形電界効果（JFET）ト
ランジスタを具える半導体装置であつて、第１導
電型の比較的低いドーピングレベルを有する半導
体基板と；該基板上に位置し第１導電型と反対導
電型の第２導電型であつて比較的低いドーピング
レベルを有する第１半導体層と；該第１半導体層
の表面に位置し該第１半導体層より高濃度にドー
プされた第２導電型のソース及びドレイン接点領
域及び該ソース及びドレイン接点領域間の第１半
導体層表面に位置し前記基板より高濃度にドープ
された第１導電型のゲート領域と；上記横方向
JFET装置を前記第１半導体層の隣接部分から電
気的に分離する装置及び前記第１半導体層と前記
基板との間にあつて前記基板とpn分離接合を形
成する第２導電型の埋込半導体層とを具える半導
体装置に関するものである。
上述した構成の半導体装置は特開昭55−153378
号に開示されている。この既知の装置においては
第２導電型の埋込半導体層は低い濃度にドープさ
れ、階段状ドーピング濃度を有し、装置のバツク
ゲート容量を低減するために設けられている。
高電圧用に対しては半導体装置のブレークダウ
ン特性を、“International Electronic Devices
Meeting Technical Digest”1979年12月、第238
〜240頁の“High Voltage Thin Layer
Devices（RESURF Devices”の項に記載されて
いるように、、表面電界低域〔REduced
SURface Field（RESURF）〕技術により改善で
きることが確かめられている。RESURF技術の
バイポーラトランジスタ、接合形電界効果トラン
ジスタ及び絶縁ゲート形電界効果トランジスタへ
の応用例は米国特許第4292642号及び同第4300150
号に開示されている。一般に、これらの特許に使
用されているRESURF技術は高圧半導体装置の
半導体層の厚さ及びドドピング特性を変更して表
面電界レベルを低減することにより装置のブレー
クダウン特性を改善するものである。
今まで、接合形電界効果トランジスタは高電圧
での使用が制限されるいくつかの欠点を持つてい
た。特に、RESURF技術を用いた従来の高電圧
用接合形電界効果トランジスタはソースホロワモ
ードでは高いゲート電位のためにパンチスルーブ
レークダウンが生じ、このモードでは動作させる
ことができない。更に、従来のJFET装置は通常
は“オン”状態中に順方向ゲートバイアスで動作
されることもない。これは慣例の装置では注入さ
れたキヤリアが基板内に拡散するだけで何の利益
もないためである。しかし、オン状態での順方向
ゲートバイアスの使用は装置の導電率を増大する
有効な技術となる可能性があり、斯る順方向ゲー
トバイアスによりチヤンネル抵抗を変調すること
ができるようになる可能性がある。
以上のように、既知の接合形電界効果トランジ
スタ装置はソースホロワモードで動作させること
ができないと共に比較的高いブレークダウンレベ
ル及び比較的低いオン抵抗を得ることができな
い。
発明の概要 本発明の目的は高い電圧でソースホロワモード
で動作し得る横方向接合形電界効果トランジスタ
を提供せんとするにある。
本発明の他の目的はゲート領域を“オン”状態
中に順方向にバイアスしてオン抵抗を低減し得る
ようにした高圧用の横方向接合形電界効果トラン
ジスタを提供することにある。
本発明は、上述した半導体装置において、第２
導電型の埋込半導体層は第１半導体層のドーピン
グレベルより高いドーピングレベルとし、且つ第
１導電型の半導体表面層をゲート及びドレイン接
点領域間の第１半導体層表面に設けたことを特徴
とする。
本発明の好適例においては、埋込半導体層をド
レイン接点領域と表面半導体層の下方に延在させ
る。しかし、この埋込半導体層はゲート及びソー
ス領域の下方にも延在させることができ、またこ
の埋込半導体層は２個の埋込半導体層部分で構成
し、第１埋込層部分はドレイン接点領域及び表面
半導体層の下方に延在させ、第２埋込層部分はソ
ース領域の下方に第１埋込層部分から離間して延
在させることもできる。
これらの特徴は上述したRESURF技術を使用
する装置に使用すると最も効果があるが、慣例の
JFET装置にも使用することもできる。
上述した各例はソースホロワモードで動作し得
ると共に高電圧で動作することができ、また高い
ブレークダウン電圧特性とともに低減したオン抵
抗を得ることができる。特に、本発明トランジス
タは理論的には、RESURF技術を使用するが、
“オン”状態中順方向ゲートバイアスで動作し得
ない従来の装置と比較して一定のブレークダウン
電圧にてオン抵抗を10倍改善することができる。
図面につき本発明を詳細に説明する。
第１図は特開昭55−153378号公報に開示されて
いる従来の接合形電界効果トランジスタの断面図
を示す。この第１図及び他の図も一定のスケール
で示してなく、明瞭のため特に垂直方向は誇張し
て示してある。また、第２〜４図において対応す
る部分は同一の符号で示してあり、同一導電型の
半導体領域には同一の向きの斜線を付してある。
第１図において、JFET装置１は第１（ｐ）導
電型の比較的高い（p+）ドーピングレベルの半
導体基板２を有する。第２（ｎ）導電型の埋込半
導体層３は低濃度（n-）にドープされ、基板２
上に位置する。第２導電型の第１半導体層４は埋
込層３より高いドーピングレベルを有し、埋込層
３上に位置すると共にその上側表面に隣接してソ
ース領域５、ゲート領域６及びドレイン接点領域
７を有する。ソース領域５及びドレイン接点領域
７は高濃度（n+）半導体領域であり、ゲート領
域６はp+半導体領域である。最后に、このJFET
装置は同一基板上の他の素子から、ｎ型層３及び
４と分離接合を形成するp+領域８により電気的
に分離される。この装置において、上側の層より
低い階段状ドーピング濃度を有し高い固有抵抗
（即ち低いドーピングレベル）を有する埋込層３
の目的は単に装置のバツクゲート容量を低減する
ためであり、この構造はソースホロワモードでの
動作、高電圧動作又は導電率を高めるための順方
向ゲートバイアスでの動作に適応しない。
実施例の説明 本発明により改良された横方向接合形電界効果
トランジスタを第２図に示す。この装置は約４×
1014アクセプタ／cm3のドーピングレベルを有する
p-半導体基板１１を具える。n-第１半導体層１
２をこの基板１１上に設ける。この第１半導体層
１２は代表的には約５×1014ドナー／cm3のドーピ
ング濃度を有する約6μｍの厚さのエピタキシヤ
ル層とすることができる。ソース、ゲート及びド
レイン接点領域１８，１７／１９及び１５／２１
を第１半導体層１２の表面に設け、ゲート領域は
1818アクセプタ／cm3程度のドーピング濃度を有す
るｐ型領域とし、ソース及びドレイン領域は約
1020ドナー／cm3のドーピングレベルを有するｎ型
領域とする。第２図に示す装置は中心に位置する
ソース領域１８を中心に対称で、ゲート及びドレ
イン接点領域は上から見るとソースを中心に同心
の環状（本例では矩形）領域を構成する。これが
ため、ゲート領域の２部分１７／１９は装置のソ
ース及びドレイン接点領域間に位置する単一の環
状ゲート領域の断面を示し、ドレイン接点領域の
２部分１５／２１も同様に単一の環状ドレイン接
点領域の断面を示す。第２，３及び４図に示す装
置は“ドレイン拡張”型であるため、全ドレイン
領域はドレイン接点領域１５／２１と、第１半導
体層１２のドレイン接点領域に隣接する部分であ
つてゲート領域１７／１９の方向に延在する部分
とを含む。ソース、ゲート及びドレイン接点領域
への電気接続導体はメタライズ層部分２４，２５
及び２６／２３で形成し、これら接続導体は酸化
絶縁層２２の孔を経てそれぞれの領域と接触させ
る。これらメタライズ層部分は代表的にはアルミ
ニウム又はポリシリコンとし、酸化層は代表的に
は１ミクロン厚の酸化シリコン層とすることがで
きる。
この横方向JFET装置１０は第１半導体層１２
の隣接部分からｐ型半導体材料の環状絶縁領域２
７により電気的に分離する。この分離領域は１０
17〜1018アクセプタ／cm3のドーピング濃度を有
し、ｎ型第１半導体層１２と垂直Pn接合２８を
形成する。尚、分離領域２７は埋設酸化物領域で
構成して装置を第１半導体層の隣接部分から電気
的に絶縁することもできる。
本発明装置には、更に、基板のドーピングレベ
ルと同程度のドーピングレベル（約４×1014アク
セプタ／cm3）を有すると共に約１〜2μｍの厚さ
を有する環状P-表面半導体層１６／２０を設け
る。この表面層はゲート及びドレイン接点領域間
の第１半導体層１２の表面に設ける。この表面半
導体層は上から見て連続した環状層の形状とす
る。従つて、表面半導体層部分１６及び２０はこ
の環状表面半導体層の断面を示す。
最后に、本発明においては装置１０に、第１半
導体層のドーピングレベルより高いドーピングレ
ベルを有するｎ型押込半導体層１３を設け、この
埋込層は代表的には厚さ1μｍで1012ドナー／cm2
（1016ドナー／cm3の平均ドーピング濃度に対応す
る）を有するものとする。この埋込層１３は第１
半導体層と基板との間に設けて基板と横方向pn
分離接合１４を形成するようにする。このpn接
合１４の横方向端においては、埋込層の両端から
垂直pn接合部２８まで延在する横方向pn接合部
１４Ａによりｎ型第１半導体層１２とｐ型基板１
１との間の分離が与えられるので、装置の完全な
電気的分離が得られる。埋込層１３は表面半導体
層１６並びにソース、ゲート及びドレイン接点領
域の下方に延在させる。
本発明の他の２つの実施例を第３及び４図に示
す。これらの実施例は埋込半導体層１３の構成を
除いて第２図の実施例と同一である。即ち、第２
図の埋込半導体層１３はゲート、ソース及びドレ
イン接点領域の下方並びに表面半導体層１６／２
０の下方に連続的に延在するが、第３図の埋込半
導体層はドレイン接点領域と表面半導体層の下方
のみに延在するよう環状に形成する。第３図に示
す装置のソース及びゲート領域の下方では電気的
分離は第１半導体層と基板とで形成されるpn接
合１４Ａの中央部で与えられる。第４図では埋込
半導体層は第１及び第２埋込層部分１３Ａ及び１
３Ｂから成り、第１埋込層部分１３Ａは第３図の
環状埋込層１３に対応するが、第２埋込層部分１
３Ｂは第１埋込層部分１３Ａから離間してソース
領域１８の下方に位置する中心部分である。
上述した構成の装置、特に本発明に従つて表面
半導体層と埋込半導体層の組合せを使用したもの
は従来のJFET装置に比べて有利ないくつかの重
要な動作特性を有する。第１に、本発明装置は、
従来のRESURF装置と異なり、高い電圧でソー
スホロワモードで動作し得る。第２に、これら装
置は正のゲート電圧でも負のゲート電圧でもスイ
ツチとして動作させることができ、正のゲート電
圧はゲートを順方向バイアスして導通中のチヤン
ネルのオン抵抗を低減するよう作用する。このタ
イプの従来の装置においては、“オン”状態中に
正のゲート電圧を使用してもチヤンネル抵抗は減
少しない。最后に、本発明装置は中間電圧レベル
及び高電圧レベルにおいて有効な電界抑制を提供
する精巧な“２段”RESURF技術を用いること
により、これらの特徴と改善された高電圧特性と
を併せ持つものとなる。
従来の電界効果トランジスタ及び特に
RESURFを用いたものにおいては、ソースホロ
ワモード動作は必要とされる高いゲート電位のた
めに実行することができない。これは、慣例の
RESURF装置においては斯る高いゲート電位は
ゲートから比較的低濃度の基板へパンチスルーを
生ずるからである。しかし、本発明のように第１
半導体層と基板との間に第２及び第３図に１３で
及び第４図に１３Ａ及び１３Ｂで示すような埋込
半導体層を設け、この埋込層のドーピングレベル
を第１半導体層のドーピングレベルより高くする
ことにより、基板へのパンチスルーは略々阻止さ
れ、高電圧でソースホロワモード動作が可能にな
る。更に、この埋込層はスイツチとしての使用に
おいてゲートを負にバイアスして装置をターンオ
フするときにもゲートから基板へのパンチスルー
を阻止すると共に、ゲート領域１７／１９と第１
半導体層１２と基板１１で構成される寄生バイポ
ーラトランジスタの利得を低減する。
第２，３及び４図に示すように、この埋込層は
いくつかの異なる形態に構成することができる。
第２図の基本的な構成では単一の連続埋込層１３
をソース領域１８、ゲート領域１７／１９及びド
レイン接点領域１５／２１の下方並びに表面半導
体層１６／２０の下方に設ける。しかし、更に工
夫を加えると追加の利点を得ることができる。こ
れがため、第３図の例では、埋込半導体層１３を
環状に形成してこれがドレイン接点領域１５／２
１と表面半導体層１６／２０の下方にのみ延在す
るように設ける。このように埋込層にソース及び
ゲート領域の下方に中心孔を設けると、第１半導
体層１２の厚さ及びゲート拡散深さのような斯る
装置のパラメータを適当に選択することにより所
望のゲートカツトオフ電圧を選択的に得ることが
できると共に、同時にこの環状埋込層によりゲー
トから基板へのパンチスルーを阻止することがで
きる。
この埋込層の構成を更に工夫した例を第４図に
示す。本例では埋込層は前述したようにドレイン
領域及び表面半導体層の下方の環状埋込層部分１
３Ａと中心埋込層部分１３Ｂを具える。この中心
埋込層部分１３Ｂはソース領域の下方に、環状埋
込層部分１３Ａから離間して位置させて装置のゲ
ート領域の下方に埋込層にギヤツプを設ける。こ
の構成は上述したように装置のカツトオフ電圧を
選択することができると共に、特に広大又は幅広
ソース領域を有する装置に使用すると注入（即ち
順方向ゲートバイアス）モードでの動作が向上す
るという利点がある。
しかし、ゲートから基板へのパンチスルーを阻
止して装置性能を改善する埋込半導体層１３は装
置の別の性能に潜在的な不利を生ずる。上述した
ように、本発明装置はブレークダウンを生ずるこ
となく高電圧で動作できるようにするために
RESURF原理を使用し、低濃度基板１１が
RESURF効果を生ずるようにしている。しかし、
中間濃度埋込層１３の使用はこの低濃度基板の
RESURF効果を、特に頻繁に使用される中程度
のドレインソース電圧（例えば最大400ボルト装
置の場合150〜300ボルト）で著しく減少してしま
う。この問題を解決するために、本発明装置には
上述したように第２〜４図に示すような表面半導
体層１６〜２０を設ける。このｐ型の低濃度表面
半導体層は装置のゲート及びドレイン接点領域間
にあつて中間動作電圧レンジにおいて第１半導体
層１２の表面電界を低減してRESURF効果を提
供し、ブレークダウンを防止する。装置のソース
−ドレイン電圧がこの中間動作電圧レンジを最大
許容電圧側に越えると、埋込半導体層１３は完全
に空乏化されるため、低濃度基板のRESURF作
用は最早阻止されない。
これがため、本発明は巧みな“２段”
RESURF技術を提供するものである。即ち、埋
込半導体層１３が低濃度基板の“RESURF”作
用を阻止する中間動作電圧レンジにおいては表面
半導体層１６／２０により“RESURF”作用が
与えられ、装置の最大動作電圧に近づくと、埋込
半導体層が空乏化され、低濃度基板の
“RESURF”作用が有効になる。加えて、表面半
導体層は装置がスイツチオフするときに少数キヤ
リアを捕集して装置の動作を促進するのでターオ
フタイムを改善する作用もある。
慣例のJFET装置においては、“オン”状態の
ゲート電圧は通常零ボルトである。そして導電率
を高めるために正の電圧がゲートに使用されるこ
とはなく、これは発生した追加の正孔が基板へへ
拡散するだけでチヤンネル抵抗を減少しないため
である。しかし、本発明装置においてはｎ型埋込
層１３がチヤンネル及び隣接する領域内の追加の
正孔をトラツプし、これら正孔が従来装置のよう
に基板へ拡散しない。このように注入されたキヤ
リアが装置のチヤンネル及びその際接領域内に維
持されるため、本発明装置は“オン”状態におい
てゲートを順方向バイアスして装置のオン抵抗を
著しく低減することができる。従つて、本発明装
置は“オン”状態中にゲート領域を順方向バイア
スすることにより増大した導電率又は注入モード
で動作することができる。このモードの動作時に
は、通常“オン”状態では零ゲート電圧で動作さ
れる同種の従来の装置に比べて著しい導電率の改
善が得られる。
これがため、接合形電界効果トランジスタに本
発明に従つて埋込半導体層と表面半導体層を設け
ることにより、改善された高圧ブレークダウン特
性及び“オン”状態中の増大したチヤンネル導電
率を有すると共にソースホロワモードで動作し得
る装置を得ることができる。また、本発明を使用
して従来装置の諸特性と同等の特性を有する
JFET装置を得ることができるが、この場合には
装置が占める面積が著しく小さくなるため製造コ
ストの低減を得ることができ、同時にソースホロ
ワモードで動作させることができる特徴を維持す
ることもできる。
以上、本発明を所定の好適例について説明した
が、本発明はその形態及び細部において種々の変
形や変更を加えることができること明らかであ
る。特に、図示の例における各領域の導電型は同
時に逆にしてもよく、また使用する半導体材料は
シリコン以外の他の材料にしてもよく、絶縁層２
２も酸化シリコン以外の他の絶縁材料、例えば窒
化シリコンにしてもよい。また、本発明装置には
図示のJFET装置とともにモノリシツク集積回路
を形成する追加の素子を設けてもよいこと勿論で
ある。
【図面の簡単な説明】
第１図は従来の横方向接合形電界効果トランジ
スタの断面図、第２図は本発明横方向JFET装置
の第一実施例の断面図、第３図は本発明横方向
JFET装置の第二実施例の断面図、第４図は本発
明横方向JFET装置の第三実施例の断面図であ
る。 １１……半導体基板、１２……第１半導体層、
１３；１３Ａ，１３Ｂ……埋込半導体層、１４，
１４Ａ……横方向pn接合、１５／２１……ドレ
イン接点領域、１７／１９……ゲート領域、１８
……ソース領域、１６／２０……表面半導体層、
２４，２５，２６／２３……メタライズ層部分、
２２……絶縁層、２７……分離領域、２８……垂
直pn接合。

Claims (1)

  1. 【特許請求の範囲】 １ 横方向接合形電界効果（JFFT）トランジス
    タを具える半導体装置であつて、 第１導電型の比較的低いドーピングレベルを有
    する半導体基板１１と、 該基板上に位置し第１導電型と反対導電型の第
    ２導電型であつて比較的低いピングレベルを有す
    る第１半導体層１２と、 該第１半導体層の表面に互に離間して位置し該
    第１半導体層より高濃度にドープされた第２導電
    型のソース接点領域１８及びドレイン接点領域１
    ５／２１と、該ソース接点領域及びドレイン接点
    領域間の第１半導体層の表面に位置し前記基板よ
    り高濃度にドープされた第１導電型のゲート領域
    １７／１９と、 上記横方向JFFT装置を前記第１半導体層の隣
    接部分から電気的に分離する領域２７とを具えた
    半導体装置において、該半導体装置は更に 前記第１半導体層１２と前記基板１１との間に
    あつて前記基板とpn分離接合１４を形成する第
    ２導電型の押込半導体層１３と、 前記ゲート領域１７／１９及びドレイン接点領
    域１５／２１間の第１半導体層の表面に位置する
    第１導電型の表面半導体層１６／２０とを具え、 前記第２導電型の押込半導体層を前記第１半導
    体層１３のドーピングレベルより高いドーピング
    レベルを有するものとし、この埋込層１３を少な
    くとも前記ドレイン接点領域１５／２１と前記表
    面半導体層１６／２０の下方に延在させ、前記表
    面半導体層１６／２０は前記基板と同程度のドー
    ピングレベルを有するものとしたことを特徴とす
    る横方向接合形電界効果トランジスタを具える半
    導体装置。 ２ 特許請求の範囲第１項記載の装置において前
    記埋込層１３をゲート領域１７／１９及びソース
    接点領域１８の下方にも延在させたことを特徴と
    する半導体装置。 ３ 特許請求の範囲第１項記載の装置において、
    前記埋込層１３は第１及び第２埋込層部分で構成
    し、前記第１埋込層部分１３Ａは前記ドレイン接
    点領域１５／２１と前記表面半導体層１６／２０
    の下方に延在させ、前記第２埋込層部分１３Ｂは
    前記ソース領域１８の下方に延在させると共に前
    記第１埋込層部分１３Ａから離間したことを特徴
    とする半導体装置。
JP57235074A 1981-12-28 1982-12-27 横方向接合形電界効果トランジスタを具える半導体装置 Granted JPS58116776A (ja)

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