JP2500938B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2500938B2 JP2500938B2 JP63295221A JP29522188A JP2500938B2 JP 2500938 B2 JP2500938 B2 JP 2500938B2 JP 63295221 A JP63295221 A JP 63295221A JP 29522188 A JP29522188 A JP 29522188A JP 2500938 B2 JP2500938 B2 JP 2500938B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置、特にパワーMOSFETや絶縁ゲー
ト型バイポーラトランジスタ等の絶縁ゲート型の半導体
装置におけるゲート絶縁膜の絶縁破壊耐量の向上に関す
るものである。
ト型バイポーラトランジスタ等の絶縁ゲート型の半導体
装置におけるゲート絶縁膜の絶縁破壊耐量の向上に関す
るものである。
〔従来の技術〕 第３図はパワーMOSFET素子1aの構造を示す断面図であ
る。同図において、N+層２の一方主面上にはN-層３がエ
ピタキシャル成長により形成されて半導体気板が構成さ
れている。このN-層３の表面から選択的に不純物を二段
階に分けて拡散させる二重拡散法により、Ｐ領域４が形
成され、このＰ領域４の表面から選択的に不純物を拡散
して、Ｐ領域４内に２個のN+領域５が一定間隔をもって
形成されている。さらに、N-層３の表面から各N+領域５
の表面の一部にかけてゲート絶縁膜6aと層間絶縁膜6bと
からなる絶縁層６が形成され、各絶縁層６の中には例え
ばポリシリコンから成るゲート電極７がそれぞれ形成さ
れている。また、Ｐ領域４およびN+領域５の両方に電気
的に接続されるようにAl等からなるソース電極８が形成
されている。また、N+半導体基板２裏面には金属からな
るドレイン電極９が形成されている。
る。同図において、N+層２の一方主面上にはN-層３がエ
ピタキシャル成長により形成されて半導体気板が構成さ
れている。このN-層３の表面から選択的に不純物を二段
階に分けて拡散させる二重拡散法により、Ｐ領域４が形
成され、このＰ領域４の表面から選択的に不純物を拡散
して、Ｐ領域４内に２個のN+領域５が一定間隔をもって
形成されている。さらに、N-層３の表面から各N+領域５
の表面の一部にかけてゲート絶縁膜6aと層間絶縁膜6bと
からなる絶縁層６が形成され、各絶縁層６の中には例え
ばポリシリコンから成るゲート電極７がそれぞれ形成さ
れている。また、Ｐ領域４およびN+領域５の両方に電気
的に接続されるようにAl等からなるソース電極８が形成
されている。また、N+半導体基板２裏面には金属からな
るドレイン電極９が形成されている。
次に、このパワーMOSFET素子1aの動作について説明す
る。第３図に示すパワーMOSFET素子1aのドレイン電極９
とソース電極８間に一定のドレイン電圧VDSを印加した
状態で、ゲート電極７とソース電極８間にそのパワーMO
SFETのしきい値電圧VT以上のゲート電圧VGSを印加する
と、Ｐ領域４のうちN-層３とN+領域５とに狭まれ、かつ
ゲート電極７に対応する領域にチャネルが形成されてド
レイン電極９とソース電極８間にドレイン電流が流れ
る。したがって、ゲート電圧VGSを制御することにより
ドレイン電流を制御することができる。
る。第３図に示すパワーMOSFET素子1aのドレイン電極９
とソース電極８間に一定のドレイン電圧VDSを印加した
状態で、ゲート電極７とソース電極８間にそのパワーMO
SFETのしきい値電圧VT以上のゲート電圧VGSを印加する
と、Ｐ領域４のうちN-層３とN+領域５とに狭まれ、かつ
ゲート電極７に対応する領域にチャネルが形成されてド
レイン電極９とソース電極８間にドレイン電流が流れ
る。したがって、ゲート電圧VGSを制御することにより
ドレイン電流を制御することができる。
なお、近年ではパワーMOSFET素子の性能は飛躍的に向
上し、例えばパワーMOSFET素子の欠点であったON抵抗が
0.03Ω程度に低減されたパワーMOSFET素子や、ドレイン
電圧が900〜1000VであるパワーWOSFET素子が実用化され
ている。
上し、例えばパワーMOSFET素子の欠点であったON抵抗が
0.03Ω程度に低減されたパワーMOSFET素子や、ドレイン
電圧が900〜1000VであるパワーWOSFET素子が実用化され
ている。
従来の半導体装置であるパワーMOSFET素子1aは以上の
ように構成されており、実使用状態においては第４図に
示すように、周辺回路と接続される。すなわち、パワー
MOSFET素子1aのソース電極８とドレイン電極９との間に
電源Ｅと負荷Ｚとが直列接続される一方、ゲート電極７
にドライバ回路Ｄが抵抗Rgを介して接続されている。
ように構成されており、実使用状態においては第４図に
示すように、周辺回路と接続される。すなわち、パワー
MOSFET素子1aのソース電極８とドレイン電極９との間に
電源Ｅと負荷Ｚとが直列接続される一方、ゲート電極７
にドライバ回路Ｄが抵抗Rgを介して接続されている。
ところで、第４図に示す等価回路状態でパワーMOSFET
素子1aを高速動作させると、従来より周知のように、第
５図の実線で示すような突入電圧Ａがゲート電極７−ソ
ース電極８間に発生する。その結果、ゲート電極７とソ
ース電極８との間の絶縁層６が絶縁破壊されることがあ
る。これを防止するために、例えば抵抗Rgの値を大きく
設定することにより突入電圧を低く抑える手段が考えら
れるが、抵抗Rgの値が大きくなると、ゲート電極７−ソ
ース電極８間の電圧変化が第５図の一点破線Ｂで示すよ
うな電圧変化となり、スイッチングタイミングが長くな
り、パワーMOSFET素子1aの高速動作性が損なわれること
となる。
素子1aを高速動作させると、従来より周知のように、第
５図の実線で示すような突入電圧Ａがゲート電極７−ソ
ース電極８間に発生する。その結果、ゲート電極７とソ
ース電極８との間の絶縁層６が絶縁破壊されることがあ
る。これを防止するために、例えば抵抗Rgの値を大きく
設定することにより突入電圧を低く抑える手段が考えら
れるが、抵抗Rgの値が大きくなると、ゲート電極７−ソ
ース電極８間の電圧変化が第５図の一点破線Ｂで示すよ
うな電圧変化となり、スイッチングタイミングが長くな
り、パワーMOSFET素子1aの高速動作性が損なわれること
となる。
また、例えば負荷Ｚであるモータ等の駆動装置がオフ
状態になった途端に、ゲート電極７とソース電極８との
間に絶縁層６が瞬間的に破壊されることがある。これ
は、ゲート電極７とソース電極８との間の絶縁層６に静
電チャージが一定量以上蓄積され、その量がゲート電極
７とソース電極８との間の絶縁破壊耐量（以下「GS絶縁
破壊耐量」という）を越えるためである。
状態になった途端に、ゲート電極７とソース電極８との
間に絶縁層６が瞬間的に破壊されることがある。これ
は、ゲート電極７とソース電極８との間の絶縁層６に静
電チャージが一定量以上蓄積され、その量がゲート電極
７とソース電極８との間の絶縁破壊耐量（以下「GS絶縁
破壊耐量」という）を越えるためである。
したがって、ゲート電極７とソース電極８との間の絶
縁層６の破壊を防止するためには、GS絶縁破壊耐量を向
上させることが望まれる。
縁層６の破壊を防止するためには、GS絶縁破壊耐量を向
上させることが望まれる。
ここで、このGS絶縁破壊耐量は特にゲート絶縁膜6aの
厚みに大きく依存する。なぜならば、通常ゲート絶縁層
6aの厚みは層間絶縁膜6bの厚みに比べてかなり薄く、例
えば一般的なパワーMOSFET素子におけるゲート絶縁膜6
a,層間絶縁膜6bはそれぞれ1000Å,10000Å程度であるの
で、上記のような場合、厚みの薄いゲート絶縁膜6aがま
ず破壊されるからである。したがって、GS絶縁破壊耐量
を向上させるという見地からは、ゲート絶縁膜6aの厚み
を大きくすることが好ましい。
厚みに大きく依存する。なぜならば、通常ゲート絶縁層
6aの厚みは層間絶縁膜6bの厚みに比べてかなり薄く、例
えば一般的なパワーMOSFET素子におけるゲート絶縁膜6
a,層間絶縁膜6bはそれぞれ1000Å,10000Å程度であるの
で、上記のような場合、厚みの薄いゲート絶縁膜6aがま
ず破壊されるからである。したがって、GS絶縁破壊耐量
を向上させるという見地からは、ゲート絶縁膜6aの厚み
を大きくすることが好ましい。
しかしながら、近年低電圧でパワーMOSFET素子の制御
を行うことができるものが開発され、ゲート絶縁膜6aが
それに伴って薄く形成されるようになり、GS絶縁破壊耐
量が低下するという問題が生じている。特に、パワーMO
SFET素子とその他のバイポーラトランジスタ等とを同一
パッケージに組込んだ高付加価値のモジュール製品を製
造する場合、上記のようにゲート絶縁膜の厚み低減を伴
うGS絶縁破壊耐量の低下が発生して、パワーMOSFET素子
に不具合が発生すると、単にパワーMOSFET素子が使用不
可能となるという問題にとどまるだけでなく、このパワ
ーMOSFET素子を含むモジュール製品全体が使用不可能と
なり、モジュール製品の歩留が低下するという問題があ
る。
を行うことができるものが開発され、ゲート絶縁膜6aが
それに伴って薄く形成されるようになり、GS絶縁破壊耐
量が低下するという問題が生じている。特に、パワーMO
SFET素子とその他のバイポーラトランジスタ等とを同一
パッケージに組込んだ高付加価値のモジュール製品を製
造する場合、上記のようにゲート絶縁膜の厚み低減を伴
うGS絶縁破壊耐量の低下が発生して、パワーMOSFET素子
に不具合が発生すると、単にパワーMOSFET素子が使用不
可能となるという問題にとどまるだけでなく、このパワ
ーMOSFET素子を含むモジュール製品全体が使用不可能と
なり、モジュール製品の歩留が低下するという問題があ
る。
この発明は上記のような課題を解消するためになされ
たもので、GS絶縁破壊耐量が大きく高信頼性の半導体装
置を提供することを目的とする。
たもので、GS絶縁破壊耐量が大きく高信頼性の半導体装
置を提供することを目的とする。
この発明は、一方面上に第１電極と絶縁層を介して制
御電極とが形成される一方、他方面上に第２電極が形成
され、制御電極に印加される電位により第１および第２
電極間の導通・非導通が制御される絶縁ゲート型の半導
体装置を対象とする。そして、この発明の半導体装置
は、一方面側に設けられるとともに制御電極に電気接続
される制御電極用ボンディングパッドと、一方面側に設
けられるとともに第１電極と制御電極用ボンディングパ
ッドとの間に電気接続される抵抗体と、一方面側に半導
体上層部のうち制御電極用ボンディングパッドの下方を
含む領域に拡散によって形成されるとともに第１電極に
電気接続される第１導電型の島状領域と、島状領域の一
部の表面上に接触して形成されるとともに制御電極用ボ
ンディングパッドに電気接続される第２導電型のポリシ
リコン層とを備えている。ここに、島状領域とこの上に
接触して形成されたポリシリコンとはダイオードを構成
し、ダイオードと抵抗体とは絶縁層に蓄積されたチャー
ジをディスチャージするディスチャージ回路を構成す
る。
御電極とが形成される一方、他方面上に第２電極が形成
され、制御電極に印加される電位により第１および第２
電極間の導通・非導通が制御される絶縁ゲート型の半導
体装置を対象とする。そして、この発明の半導体装置
は、一方面側に設けられるとともに制御電極に電気接続
される制御電極用ボンディングパッドと、一方面側に設
けられるとともに第１電極と制御電極用ボンディングパ
ッドとの間に電気接続される抵抗体と、一方面側に半導
体上層部のうち制御電極用ボンディングパッドの下方を
含む領域に拡散によって形成されるとともに第１電極に
電気接続される第１導電型の島状領域と、島状領域の一
部の表面上に接触して形成されるとともに制御電極用ボ
ンディングパッドに電気接続される第２導電型のポリシ
リコン層とを備えている。ここに、島状領域とこの上に
接触して形成されたポリシリコンとはダイオードを構成
し、ダイオードと抵抗体とは絶縁層に蓄積されたチャー
ジをディスチャージするディスチャージ回路を構成す
る。
この発明における半導体装置では、第１電極と制御電
極用ボンディングパッドとの間、つまり第１電極と制御
電極との間に抵抗体とダイオードとがともに電気接続さ
れているので、これらの抵抗体とダイオードとから構成
されるディスチャージ回路の働きによって絶縁層に蓄積
されたチャージを迅速にディスチャージし、第１電極と
制御電極との間の絶縁耐量を向上させている。この場
合、ディスチャージ回路を構成するダイオードが、第１
導電型の島状領域とこの上に接触して形成された第２導
電型のポリシリコン層とから構成されているので、この
ダイオードの接合部を浅く形成できる。よって、このダ
イオードの存在に起因する寄生回路の影響を低減して、
半導体装置のアバランシェ耐量を高めることができる。
また、ディスチャージ回路を構成するダイオードが、ポ
リシリコン層から構成されているので、ポリシリコン層
の抵抗値の調節等によってダイオードの耐圧を簡易に調
節することができる。さらに、ディスチャージ回路を構
成するダイオードが、制御電極用ボンディングパッドの
下方を含む領域に拡散によって形成された島状領域から
構成されているので、設計上の配置や加工上要求される
精度に関してダイオードの電極を取り出すことが容易と
なるとともに、制御電極用ボンディングパッドの下方に
形成すべき島状領域の一部をダイオードとして利用する
ことによって製造工程が簡易なものとなる。
極用ボンディングパッドとの間、つまり第１電極と制御
電極との間に抵抗体とダイオードとがともに電気接続さ
れているので、これらの抵抗体とダイオードとから構成
されるディスチャージ回路の働きによって絶縁層に蓄積
されたチャージを迅速にディスチャージし、第１電極と
制御電極との間の絶縁耐量を向上させている。この場
合、ディスチャージ回路を構成するダイオードが、第１
導電型の島状領域とこの上に接触して形成された第２導
電型のポリシリコン層とから構成されているので、この
ダイオードの接合部を浅く形成できる。よって、このダ
イオードの存在に起因する寄生回路の影響を低減して、
半導体装置のアバランシェ耐量を高めることができる。
また、ディスチャージ回路を構成するダイオードが、ポ
リシリコン層から構成されているので、ポリシリコン層
の抵抗値の調節等によってダイオードの耐圧を簡易に調
節することができる。さらに、ディスチャージ回路を構
成するダイオードが、制御電極用ボンディングパッドの
下方を含む領域に拡散によって形成された島状領域から
構成されているので、設計上の配置や加工上要求される
精度に関してダイオードの電極を取り出すことが容易と
なるとともに、制御電極用ボンディングパッドの下方に
形成すべき島状領域の一部をダイオードとして利用する
ことによって製造工程が簡易なものとなる。
第１図はこの発明にかかる半導体装置の一実施例を示
す断面図である。同図に示すように、実使用においては
半導体基板にパワーMOSFET素子1aを複数設け、ソース電
極層80によりこれら複数のパワーMOSFET素子1aを並列接
続して、１つのパワーMOSFET1を形成している。
す断面図である。同図に示すように、実使用においては
半導体基板にパワーMOSFET素子1aを複数設け、ソース電
極層80によりこれら複数のパワーMOSFET素子1aを並列接
続して、１つのパワーMOSFET1を形成している。
また、適当な位置にポンディングパッドを設け、パワ
ーMOSFET1の適当な部位と電気的に接続している。すな
わち、N-層３の上層部の一部に島状のＰ領域10を形成
し、絶縁層６を介してＰ領域10上にゲート用ボンディン
グパッド11が形成されている。ここで、ゲート用ボンデ
ィングパッド11に対応するN-層３にＰ領域10を設けてい
る理由は、第１図中の領域ａにおける電界集中の緩和
と、ボンディング工程時にパワーMOSFET1に与えられる
ダメージの軽減を図るためである。そして、図示を省略
する配線手段によりゲート用ボンディングパッド11と各
ゲート電極７とを電気的に接続し、さらにワイヤボンデ
ィング工程においてゲート用ボンディングパッド11とリ
ードフレーム（図示省略）とをアルミ細線等のボンディ
ングワイヤ（図示省略）により電気的に接続し、これら
ゲート用ボンディングパッド11,ボンディングワイヤ，
リードフレームおよび配線手段を介して、外部から適当
な電位がゲート電極７に供給されるように構成されてい
る。
ーMOSFET1の適当な部位と電気的に接続している。すな
わち、N-層３の上層部の一部に島状のＰ領域10を形成
し、絶縁層６を介してＰ領域10上にゲート用ボンディン
グパッド11が形成されている。ここで、ゲート用ボンデ
ィングパッド11に対応するN-層３にＰ領域10を設けてい
る理由は、第１図中の領域ａにおける電界集中の緩和
と、ボンディング工程時にパワーMOSFET1に与えられる
ダメージの軽減を図るためである。そして、図示を省略
する配線手段によりゲート用ボンディングパッド11と各
ゲート電極７とを電気的に接続し、さらにワイヤボンデ
ィング工程においてゲート用ボンディングパッド11とリ
ードフレーム（図示省略）とをアルミ細線等のボンディ
ングワイヤ（図示省略）により電気的に接続し、これら
ゲート用ボンディングパッド11,ボンディングワイヤ，
リードフレームおよび配線手段を介して、外部から適当
な電位がゲート電極７に供給されるように構成されてい
る。
また、ソース電極層80の適当な位置にソース用ボンデ
ィング領域（図示省略）を設け、さらにワイヤボンディ
ング工程においてソース用ボンディング領域とリードフ
レーム（図示省略）とをアルミ細線等のボンディングワ
イヤ（図示省略）により電気的に接続している。そし
て、これらソース電極層80,ボンディングワイヤおよび
リードフレームを介して、外部から適当な電位がＰ領域
４およびN+領域５の両方に供給されるように構成されて
いる。
ィング領域（図示省略）を設け、さらにワイヤボンディ
ング工程においてソース用ボンディング領域とリードフ
レーム（図示省略）とをアルミ細線等のボンディングワ
イヤ（図示省略）により電気的に接続している。そし
て、これらソース電極層80,ボンディングワイヤおよび
リードフレームを介して、外部から適当な電位がＰ領域
４およびN+領域５の両方に供給されるように構成されて
いる。
また、Ｐ領域10の表面領域の一部にＮ型ポリシリコン
層13が形成され、コンタクトホール14を介してゲート用
ボンディングパッド11と電気的に接続されている。な
お、同図への図示を省略したが、Ｐ領域10は絶縁層６の
所定位置に設けられたコンタクトホールを介してソース
電極層80と電気的に接続されている。
層13が形成され、コンタクトホール14を介してゲート用
ボンディングパッド11と電気的に接続されている。な
お、同図への図示を省略したが、Ｐ領域10は絶縁層６の
所定位置に設けられたコンタクトホールを介してソース
電極層80と電気的に接続されている。
また、Ｐ領域10上に位置する絶縁層６にポリシリコン
等からなる抵抗体15が設けられており、低抗体15の一方
端とゲート用ボンデンィグパッド11が電気的に接続され
るとともに、抵抗体15の他方端とソース電極層80が電気
的に接続されている。これにより、抵抗体15を介してゲ
ート用ボンディングパッド11とソース電極層80とが電気
的に接続されている。
等からなる抵抗体15が設けられており、低抗体15の一方
端とゲート用ボンデンィグパッド11が電気的に接続され
るとともに、抵抗体15の他方端とソース電極層80が電気
的に接続されている。これにより、抵抗体15を介してゲ
ート用ボンディングパッド11とソース電極層80とが電気
的に接続されている。
第２図は第１図の等価回路を示す回路図である。同図
において、16はN+層2,N-層3,P領域4,N+領域5,絶縁層6,
ゲート電極7,ソース電極層80およびドレイン電極９とで
構成されたパワーMOSFETであり、17はＮ型ポリシリコン
13とＰ領域10とで構成されたダイオードである。
において、16はN+層2,N-層3,P領域4,N+領域5,絶縁層6,
ゲート電極7,ソース電極層80およびドレイン電極９とで
構成されたパワーMOSFETであり、17はＮ型ポリシリコン
13とＰ領域10とで構成されたダイオードである。
上記のようにパワーMOSFET1のゲート電極７−ソース
電極層80間にダイオード17が接続されることにより、従
来より周知のように、ダイオード17がクランプダイオー
ドとして作用し、絶縁層６に過大な電圧が加わることが
防止され、絶縁層６の絶縁破壊が防止される。この際、
ダイオード17がポリシリコン層13から形成されているの
で、このダイオード17の接合部をＰ領域10のポリシリコ
ン層13の直下に極めて浅く形成できる。したがって、こ
のダイオード17の存在に起因する寄生回路の影響を低減
して、ソース電極80とドレイン電極９と間の耐圧値を高
めてパワーMOSFET1のアバランシェ耐量を高めることが
できる。さらに、ダイオード17がポリシリコン層13から
形成されているので、ポリシリコン層13のパターニング
やこれへの注入量の調節によってその抵抗値に簡易に調
節することができ、これによってダイオード17の耐圧を
簡易に調節することができる。
電極層80間にダイオード17が接続されることにより、従
来より周知のように、ダイオード17がクランプダイオー
ドとして作用し、絶縁層６に過大な電圧が加わることが
防止され、絶縁層６の絶縁破壊が防止される。この際、
ダイオード17がポリシリコン層13から形成されているの
で、このダイオード17の接合部をＰ領域10のポリシリコ
ン層13の直下に極めて浅く形成できる。したがって、こ
のダイオード17の存在に起因する寄生回路の影響を低減
して、ソース電極80とドレイン電極９と間の耐圧値を高
めてパワーMOSFET1のアバランシェ耐量を高めることが
できる。さらに、ダイオード17がポリシリコン層13から
形成されているので、ポリシリコン層13のパターニング
やこれへの注入量の調節によってその抵抗値に簡易に調
節することができ、これによってダイオード17の耐圧を
簡易に調節することができる。
また、絶縁層６に蓄積されたプラス電荷はゲート電極
７から抵抗体15を介してソース電極層80に流れ、ディス
チャージされるために、絶縁層６の破壊が防止され、GS
絶縁破壊耐量が大きくなり、そのパワーMOSFET16の信頼
性が向上する。
７から抵抗体15を介してソース電極層80に流れ、ディス
チャージされるために、絶縁層６の破壊が防止され、GS
絶縁破壊耐量が大きくなり、そのパワーMOSFET16の信頼
性が向上する。
なお、上記実施例では、第２図に示すように、ゲート
電極７−ソース電極層80間にダイオード17と抵抗体15と
をそれぞれ電気接続した場合について説明したが、抵抗
体15のみをゲート電極７−ソース電極層80間に電気接続
した場合でも上記と同様に絶縁層６に蓄積されたチャー
ジが抵抗体15を介してディスチャージされ、充分な絶縁
層６の破線防止が得られることは言うまでもない。
電極７−ソース電極層80間にダイオード17と抵抗体15と
をそれぞれ電気接続した場合について説明したが、抵抗
体15のみをゲート電極７−ソース電極層80間に電気接続
した場合でも上記と同様に絶縁層６に蓄積されたチャー
ジが抵抗体15を介してディスチャージされ、充分な絶縁
層６の破線防止が得られることは言うまでもない。
また、上記実施例ではゲート用ボンディングパッド11
近傍に低抗体15とＮ型ポリシリコン13とＰ領域10とで構
成されるダイオード17とを設けたが、抵抗体15およびダ
イオード17を設ける位置はこれに限定されるものではな
く、要は適当な位置に抵抗体とダイオードとを設け、第
２図に示すように、ゲート電極７−ソース電極80間に抵
抗体とダイオードとの並列体を電気接続すればよい。
近傍に低抗体15とＮ型ポリシリコン13とＰ領域10とで構
成されるダイオード17とを設けたが、抵抗体15およびダ
イオード17を設ける位置はこれに限定されるものではな
く、要は適当な位置に抵抗体とダイオードとを設け、第
２図に示すように、ゲート電極７−ソース電極80間に抵
抗体とダイオードとの並列体を電気接続すればよい。
また、上記実施例ではＮチャネルパワーMOSFET1の場
合について説明したが、この発明はＰチャネルパワーMO
SFETにも適用することができる。
合について説明したが、この発明はＰチャネルパワーMO
SFETにも適用することができる。
また、上記実施例ではパワーMOSFETについて説明した
が、他の絶縁ゲート型半導体装置、例えば絶縁ゲート型
バイポーラトランジスタに本発明を適用することも可能
であり、上記と同様に、絶縁ゲート型バイポーラトラン
ジスタの絶縁破壊耐量を向上させることができる。
が、他の絶縁ゲート型半導体装置、例えば絶縁ゲート型
バイポーラトランジスタに本発明を適用することも可能
であり、上記と同様に、絶縁ゲート型バイポーラトラン
ジスタの絶縁破壊耐量を向上させることができる。
以上のようにこの発明によれば、第１電極と制御電極
との間に抵抗体とダイオードがともに電気接続されてい
るので、これらの抵抗体とダイオードとから構成される
ディスチャージ回路の働きによって絶縁層に蓄積された
チャージを迅速にディスチャージし、第１電極と制御電
極との間の絶縁耐量を向上させることができ、その信頼
性をたかめることができる。この場合、ディスチャージ
回路を構成するダイオードが、第１導電型の島状領域と
この上に接触して形成された第２導電型のポリシリコン
層とから構成されているので、このダイオードの接合部
を浅く形成できる。よって、このダイオードの存在に起
因する寄生回路の影響を低減して、半導体装置のアバラ
ンシェ耐量を高めることができ、その信頼性を損なうこ
とがない。また、ディスチャージ回路を構成するダイオ
ードがポリシリコン層から構成されているので、ポリシ
リコン層の抵抗値の調節等によってダイオードの耐圧を
容易に調節することができる。さらに、ディスチャージ
回路を構成するダイオードが制御電極用ボンディングパ
ッドのための島状領域から構成されているので、このダ
イオードの電極を引き出すことが容易となるとともに、
この島状領域の一部をダイオードとして利用することに
よって製造工程が簡易なものとなる。
との間に抵抗体とダイオードがともに電気接続されてい
るので、これらの抵抗体とダイオードとから構成される
ディスチャージ回路の働きによって絶縁層に蓄積された
チャージを迅速にディスチャージし、第１電極と制御電
極との間の絶縁耐量を向上させることができ、その信頼
性をたかめることができる。この場合、ディスチャージ
回路を構成するダイオードが、第１導電型の島状領域と
この上に接触して形成された第２導電型のポリシリコン
層とから構成されているので、このダイオードの接合部
を浅く形成できる。よって、このダイオードの存在に起
因する寄生回路の影響を低減して、半導体装置のアバラ
ンシェ耐量を高めることができ、その信頼性を損なうこ
とがない。また、ディスチャージ回路を構成するダイオ
ードがポリシリコン層から構成されているので、ポリシ
リコン層の抵抗値の調節等によってダイオードの耐圧を
容易に調節することができる。さらに、ディスチャージ
回路を構成するダイオードが制御電極用ボンディングパ
ッドのための島状領域から構成されているので、このダ
イオードの電極を引き出すことが容易となるとともに、
この島状領域の一部をダイオードとして利用することに
よって製造工程が簡易なものとなる。
第１図はこの発明にかかる半導体装置であるパワーMOSF
ETを示す断面図、第２図は第１図の部分等価回路を示す
回路図、第３図はパワーMOSFET素子を示す断面図、第４
図は従来の半導体装置の使用例を示す等価回路図、第５
図は時間に対するゲート−ソース電極間の電圧変化を示
す図である。 図において、６は絶縁層、７はゲート電極、９はコレク
タ電極、15は抵抗体、80はソース電極層である。 なお、各図中同一符号は同一または相当部分を示す。
ETを示す断面図、第２図は第１図の部分等価回路を示す
回路図、第３図はパワーMOSFET素子を示す断面図、第４
図は従来の半導体装置の使用例を示す等価回路図、第５
図は時間に対するゲート−ソース電極間の電圧変化を示
す図である。 図において、６は絶縁層、７はゲート電極、９はコレク
タ電極、15は抵抗体、80はソース電極層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】一方面上に第１電極と絶縁層を介して制御
電極とが形成される一方、他方面上に第２電極が形成さ
れ、前記制御電極に印加される電位により前記第１およ
び第２電極間の導通・非導通が制御される絶縁ゲート型
の半導体装置であって、 前記一方面側に設けられるとともに、前記制御電極に電
気接続される制御電極用ボンディングパッドと、 前記一方面側に設けられるとともに、前記第１電極と前
記制御電極用ボンディングパッドとの間に電気接続され
る抵抗体と、 前記一方面側の半導体上層部のうち前記制御電極用ボン
ディングパッドの下方を含む領域に拡散によって形成さ
れるとともに、前記第１電極に電気接続される第１導電
型の島状領域と、 前記島状領域の一部の表面上に接触して形成されるとと
もに、前記制御電極用ボンディングパッドに電気接続さ
れる第２導電型のポリシリコン層とを備え、 前記島状領域と当該島状領域上に接触して形成された前
記ポリシリコン層とが、ダイオードを構成し、 前記ダイオードと前記抵抗体とが、前記絶縁層に蓄積さ
れたチャージをディスチャージするディスチャージ回路
を構成することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295221A JP2500938B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295221A JP2500938B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02140981A JPH02140981A (ja) | 1990-05-30 |
| JP2500938B2 true JP2500938B2 (ja) | 1996-05-29 |
Family
ID=17817774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295221A Expired - Lifetime JP2500938B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500938B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069398A (en) * | 1997-08-01 | 2000-05-30 | Advanced Micro Devices, Inc. | Thin film resistor and fabrication method thereof |
| JP4618767B2 (ja) * | 2003-10-15 | 2011-01-26 | ローム株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141748A (en) * | 1979-04-20 | 1980-11-05 | Sony Corp | Thin film resistor for mos field effect transistor |
| JPS60171771A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 絶縁ゲ−ト半導体装置 |
| JPS62186565A (ja) * | 1986-02-12 | 1987-08-14 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| JPS62211954A (ja) * | 1986-03-13 | 1987-09-17 | Matsushita Electronics Corp | 半導体装置 |
-
1988
- 1988-11-22 JP JP63295221A patent/JP2500938B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02140981A (ja) | 1990-05-30 |
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