JPH02140981A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02140981A JPH02140981A JP29522188A JP29522188A JPH02140981A JP H02140981 A JPH02140981 A JP H02140981A JP 29522188 A JP29522188 A JP 29522188A JP 29522188 A JP29522188 A JP 29522188A JP H02140981 A JPH02140981 A JP H02140981A
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- JP
- Japan
- Prior art keywords
- electrode
- layer
- gate
- resistor
- power
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置、特にパワーＭＯ８ＦＥＴや絶縁
ゲート型バイポーラトランジスタ等の絶縁°ゲート型の
半導体装置におけるゲート絶縁膜の絶縁破壊耐量の向上
に関するものである。
ゲート型バイポーラトランジスタ等の絶縁°ゲート型の
半導体装置におけるゲート絶縁膜の絶縁破壊耐量の向上
に関するものである。
（従来の技術）
第３図はパワーＭＯ８ＦＥＴ素子１ａの構造を示す断面
図である。同図において、Ｎ” Ｗ！Ｊ２の一方主面上
にはＮ−Ｊａｉ１３がエピタキシ１１ル成長により形成
されて半導体基板が構成されている。このＮ−層３の表
面から選択的に不純物を二段階に分けて拡散させる二重
拡散法により、Ｐ領域４が形成され、このｐｉ域４の表
面から選択的に不純物を拡散して、ＰｆＲＷＩｔ４内に
２個のＮ＋領域５が一定間隔をもって形成されている。
図である。同図において、Ｎ” Ｗ！Ｊ２の一方主面上
にはＮ−Ｊａｉ１３がエピタキシ１１ル成長により形成
されて半導体基板が構成されている。このＮ−層３の表
面から選択的に不純物を二段階に分けて拡散させる二重
拡散法により、Ｐ領域４が形成され、このｐｉ域４の表
面から選択的に不純物を拡散して、ＰｆＲＷＩｔ４内に
２個のＮ＋領域５が一定間隔をもって形成されている。
さらに、Ｎ−層３の表面から各Ｎ＋領領域の表面の一部
にかけてゲート絶縁膜６ａと層間絶縁膜６ｂとからなる
絶縁ＪＷ６が形成され、各絶縁層６の中には例えばポリ
シリコンから成るゲート電極７がそれぞれ形成されてい
る。また、Ｐ領域４およびＮ＋領域５の両方に電気的に
接続されるようにＡＩ等からなるソース電極８が形成さ
れている。また、Ｎ＋半導体塁板２裏面には金属からな
るドレイン電極９が形成されている。
にかけてゲート絶縁膜６ａと層間絶縁膜６ｂとからなる
絶縁ＪＷ６が形成され、各絶縁層６の中には例えばポリ
シリコンから成るゲート電極７がそれぞれ形成されてい
る。また、Ｐ領域４およびＮ＋領域５の両方に電気的に
接続されるようにＡＩ等からなるソース電極８が形成さ
れている。また、Ｎ＋半導体塁板２裏面には金属からな
るドレイン電極９が形成されている。
次に、このパワーＭＯ８ＦＥＴ素子１ａの動作について
説明する。第３図に示すパワーＭＯ８ＦＥＴ素子１ａの
ドレイン電極９とソース電極８間に一定のドレイン電圧
ＶＤＳを印加した状態で、ゲート電極７とソース電極８
間にそのパワーＭＯ８ＦＥＴのしきい値電圧ｖＴ以上の
ゲート電圧■。８を印加すると、Ｐ領域４のうちＮ−層
３とＮ＋領域５とに挟まれ、かつゲート電極７に対応す
る領域にチャネルが形成されてドレイン電極９とソース
電極８間にドレイン電流が流れる。したがって、ゲート
電圧Ｖ。Ｓを制御することによりドレイン電流を制御す
ることができる。
説明する。第３図に示すパワーＭＯ８ＦＥＴ素子１ａの
ドレイン電極９とソース電極８間に一定のドレイン電圧
ＶＤＳを印加した状態で、ゲート電極７とソース電極８
間にそのパワーＭＯ８ＦＥＴのしきい値電圧ｖＴ以上の
ゲート電圧■。８を印加すると、Ｐ領域４のうちＮ−層
３とＮ＋領域５とに挟まれ、かつゲート電極７に対応す
る領域にチャネルが形成されてドレイン電極９とソース
電極８間にドレイン電流が流れる。したがって、ゲート
電圧Ｖ。Ｓを制御することによりドレイン電流を制御す
ることができる。
なお、近年ではパワーＭＯ８ＦＥＩ−素子の性能は飛躍
的に向上し、例えばパワーＭＯ８ＦＥＴ素子の欠点であ
ったＯＮ抵抗が０．０３Ω程度に低減されたパワーＭＯ
８ＦＥＴ素子や、ドレイン電圧が９００〜１０００ Ｖ
である高耐圧のパワーＭＯ８ＦＥＴ素子が実用化されて
いる。
的に向上し、例えばパワーＭＯ８ＦＥＴ素子の欠点であ
ったＯＮ抵抗が０．０３Ω程度に低減されたパワーＭＯ
８ＦＥＴ素子や、ドレイン電圧が９００〜１０００ Ｖ
である高耐圧のパワーＭＯ８ＦＥＴ素子が実用化されて
いる。
〔発明が解決しようとする課題〕
従来の半導体装置であるパワーＭＯ３ＦＥＴ素子１ａは
以上のように構成されており、実使用状態においては第
４図に示すように、周辺回路と接続される。寸なわら、
パワーＭ ＯＳ ＦＥ Ｔ素子１ａのソース電極８とド
レイン電極９との間に電源Ｅと負荷Ｚとが直列接続され
る一方、ゲート電極７にドライバ回路りが抵抗ＲＯを介
して接続されている。
以上のように構成されており、実使用状態においては第
４図に示すように、周辺回路と接続される。寸なわら、
パワーＭ ＯＳ ＦＥ Ｔ素子１ａのソース電極８とド
レイン電極９との間に電源Ｅと負荷Ｚとが直列接続され
る一方、ゲート電極７にドライバ回路りが抵抗ＲＯを介
して接続されている。
ところで、第４図に示す等価回路状態でパワーＭＯ８Ｆ
ＥＴ素子１ａを高速動作させると、従来より周知のよう
に、第５図の実線で示すような突入電圧へがゲート電極
７−ソース電極８間に発生する。その結束、ゲート電極
７とソース電極８との間の絶縁層６が絶縁破壊されるこ
とがある。これを防止するために、例えば抵抗Ｒｇの値
を大きく設定することにより突入電圧を低く抑える手段
が考えられるが、抵抗Ｒｇの値が大きくなると、グー１
〜Ｔｉ極７−ソース電極８間の電圧変化が第５図の一点
破線Ｂで示すような電圧変化となり、スイッチングタイ
ミングが長くなり、パワーＭＯ３ＦＥＴ素子１ａの高速
動作性が損なわれることとなる。
ＥＴ素子１ａを高速動作させると、従来より周知のよう
に、第５図の実線で示すような突入電圧へがゲート電極
７−ソース電極８間に発生する。その結束、ゲート電極
７とソース電極８との間の絶縁層６が絶縁破壊されるこ
とがある。これを防止するために、例えば抵抗Ｒｇの値
を大きく設定することにより突入電圧を低く抑える手段
が考えられるが、抵抗Ｒｇの値が大きくなると、グー１
〜Ｔｉ極７−ソース電極８間の電圧変化が第５図の一点
破線Ｂで示すような電圧変化となり、スイッチングタイ
ミングが長くなり、パワーＭＯ３ＦＥＴ素子１ａの高速
動作性が損なわれることとなる。
また、例えば負荷Ｚであるモータ等の駆動装置がオフ状
態になった途端に、ゲート電極７とソース電極８との間
の絶縁層６が瞬間的に破壊されることがある。これは、
ゲート電極７とソース電極８との間の絶縁層６に静電チ
ャージが一定最以上蓄積され、その母がゲート電極７と
ソース電極８との間の絶縁破壊側ω（以下［ＧＳ絶縁破
破壊側ｆ１ｌという）を越えるためである。
態になった途端に、ゲート電極７とソース電極８との間
の絶縁層６が瞬間的に破壊されることがある。これは、
ゲート電極７とソース電極８との間の絶縁層６に静電チ
ャージが一定最以上蓄積され、その母がゲート電極７と
ソース電極８との間の絶縁破壊側ω（以下［ＧＳ絶縁破
破壊側ｆ１ｌという）を越えるためである。
したがって、ゲート電極７とソース電極８との間の絶縁
１ｉＩ６の破壊を防止するためには、ＧＳＳ絶縁破壊耐
量向上させることが望まれる。
１ｉＩ６の破壊を防止するためには、ＧＳＳ絶縁破壊耐
量向上させることが望まれる。
ここで、このＧＳＳ絶縁破壊耐量特にゲート絶縁ｌｌ６
ａの厚みに大ぎく依存する。なぜならば、通常ゲート絶
縁１１Ｕ６ａの厚みはｌ１１間絶縁膜６ｂの厚みに比べ
てかなり薄く、例えば−殻内なパワーＭＯ８ＦＥＴ素子
におけるゲート絶縁ａａａ、層問絶縁膜６ｂはそれぞれ
１０００人、 １００００人程度であるので、上記の
ような場合、厚みの薄いゲート絶縁膜６ａがまず破壊さ
れるからである。したがって、ＧＳＳ絶縁破壊耐量向上
させるという見地からは、ゲート絶縁ＩＩ！６ａの厚み
を大きくすることが好ましい。
ａの厚みに大ぎく依存する。なぜならば、通常ゲート絶
縁１１Ｕ６ａの厚みはｌ１１間絶縁膜６ｂの厚みに比べ
てかなり薄く、例えば−殻内なパワーＭＯ８ＦＥＴ素子
におけるゲート絶縁ａａａ、層問絶縁膜６ｂはそれぞれ
１０００人、 １００００人程度であるので、上記の
ような場合、厚みの薄いゲート絶縁膜６ａがまず破壊さ
れるからである。したがって、ＧＳＳ絶縁破壊耐量向上
させるという見地からは、ゲート絶縁ＩＩ！６ａの厚み
を大きくすることが好ましい。
しかしながら、近年低電圧でパワーＭＯ８ＦＥＴ素子の
制御を行うことができるものが開発され、ゲート絶縁膜
６ａがそれに伴って薄く形成されるようになり、ＧＳ絶
縁破壊耐量が低下するという問題が生じている。特に、
パワーＭＯ８ＦＥＴ素子とその他のバイポーラトランジ
スタ等とを同一パッケージに組込んだ高付加価値のモジ
ュール製品を製造する場合、上記のようにゲート絶縁膜
の厚み低減に伴うＧＳＳ絶縁破壊耐量低下が発生して、
パワーＭＯ８ＦＥＴ素子に不具合が発生すると、単にパ
ワーＭ ＯＳ Ｆ Ｌ： １’素子が使用不可能となる
という問題にとどまるだけでなく、このパワーＭＯ８Ｆ
ＥＴ素子を含むモジュール製品全体が使用不可能となり
、モジュール製品の歩留が低下するという問題がある。
制御を行うことができるものが開発され、ゲート絶縁膜
６ａがそれに伴って薄く形成されるようになり、ＧＳ絶
縁破壊耐量が低下するという問題が生じている。特に、
パワーＭＯ８ＦＥＴ素子とその他のバイポーラトランジ
スタ等とを同一パッケージに組込んだ高付加価値のモジ
ュール製品を製造する場合、上記のようにゲート絶縁膜
の厚み低減に伴うＧＳＳ絶縁破壊耐量低下が発生して、
パワーＭＯ８ＦＥＴ素子に不具合が発生すると、単にパ
ワーＭ ＯＳ Ｆ Ｌ： １’素子が使用不可能となる
という問題にとどまるだけでなく、このパワーＭＯ８Ｆ
ＥＴ素子を含むモジュール製品全体が使用不可能となり
、モジュール製品の歩留が低下するという問題がある。
この発明は上記のような課題を解消するためになされた
もので、ＧＳ絶縁破壊耐量が大きく高信頼性の半導体５
Ａ＠を提供することを目的とする。
もので、ＧＳ絶縁破壊耐量が大きく高信頼性の半導体５
Ａ＠を提供することを目的とする。
この発明は、一方面上に第１電楊と絶縁層を介して制御
電極とが形成される一方、他方面上に第２電極が形成さ
れ、前記制御電極に印加される電位により前記第１およ
び第２電極間の導通・非導通が制御される絶縁ゲート型
の半導体装置であって、前記一方面側に設けられて前記
第１電極と前記制御電極との間に電気接続され、前記絶
縁層にＶ積されたチャージをディスチャージする抵抗体
を備えている。
電極とが形成される一方、他方面上に第２電極が形成さ
れ、前記制御電極に印加される電位により前記第１およ
び第２電極間の導通・非導通が制御される絶縁ゲート型
の半導体装置であって、前記一方面側に設けられて前記
第１電極と前記制御電極との間に電気接続され、前記絶
縁層にＶ積されたチャージをディスチャージする抵抗体
を備えている。
この発明における半導体装置は、第１電極と制ｍ電極と
の間に抵抗体が電気接続され絶縁層に蓄積されたチャー
ジを前記抵抗体を介してディスチャージし、前記第１電
極と第２電極との間の絶縁耐量を向上させている。
の間に抵抗体が電気接続され絶縁層に蓄積されたチャー
ジを前記抵抗体を介してディスチャージし、前記第１電
極と第２電極との間の絶縁耐量を向上させている。
第１図はこの発明にかかる半導体装置の一実施例を示す
断面図である。同図に示すように、実使用においては半
導体基板にパワーＭＯ８ＦＥＴ素子１ａを複数設け、ソ
ース電極層８０によりこれら複数のパワーＭ ＯＳ Ｆ
Ｅ １’素子１ａを並列接続して、１つのパワーＭＯ
８ＦＥＴ１を形成している。
断面図である。同図に示すように、実使用においては半
導体基板にパワーＭＯ８ＦＥＴ素子１ａを複数設け、ソ
ース電極層８０によりこれら複数のパワーＭ ＯＳ Ｆ
Ｅ １’素子１ａを並列接続して、１つのパワーＭＯ
８ＦＥＴ１を形成している。
また、適当な位置にポンディングパッドを設け、パワー
Ｍｏ５ｔ：Ｅｒｌの適当な部位と電気的に接続している
。すなわち、Ｎ 層３の上層部の一部にＰ領域１０を形
成し、絶縁層６を介してＰ領域１０上にゲート用ポンデ
ィングパッド１１が形成されている。ここで、ゲート用
ポンディングパッド１１に対応するＮ Ｊｉ１３に１
〕領域１０を設けている理由は、第１図中の領域ａにお
ける電界集中の緩和と、ボンディング工程時にパワーＭ
ＯＳ 、ＦＥＴＩに与えられるダメージの軽減を図る
ためである。そして、図示を省略する配線手段によりゲ
ート用ポンディングパッド１１と各ゲート電極７とを電
気的に接続し、さらにワイヤボンディング工程において
ゲート用ポンディングパッド１１とリードフレーム（図
示省略）とをアルミｍａ等のボンディングワイヤ（図示
省略）により電気的に接続し、これらゲート用ポンディ
ングパッド１１゜ボンディングワイヤ、リードフレーム
および配線手段を介して、外部から適当な電位がゲート
電極７に供給されるように構成されている。
Ｍｏ５ｔ：Ｅｒｌの適当な部位と電気的に接続している
。すなわち、Ｎ 層３の上層部の一部にＰ領域１０を形
成し、絶縁層６を介してＰ領域１０上にゲート用ポンデ
ィングパッド１１が形成されている。ここで、ゲート用
ポンディングパッド１１に対応するＮ Ｊｉ１３に１
〕領域１０を設けている理由は、第１図中の領域ａにお
ける電界集中の緩和と、ボンディング工程時にパワーＭ
ＯＳ 、ＦＥＴＩに与えられるダメージの軽減を図る
ためである。そして、図示を省略する配線手段によりゲ
ート用ポンディングパッド１１と各ゲート電極７とを電
気的に接続し、さらにワイヤボンディング工程において
ゲート用ポンディングパッド１１とリードフレーム（図
示省略）とをアルミｍａ等のボンディングワイヤ（図示
省略）により電気的に接続し、これらゲート用ポンディ
ングパッド１１゜ボンディングワイヤ、リードフレーム
および配線手段を介して、外部から適当な電位がゲート
電極７に供給されるように構成されている。
また、ソース電極層８０の適当な位置にソース用ボンデ
ィング領域（図示省略）を設け、さらにワイヤボンディ
ング工程においてソース用ボンディング領域とリードフ
レーム（図示省略）とをアルミ細線等のボンディングワ
イヤ（図示省略）により電気的に接続している。そして
、これらソース電極層８０．ボンディングワイヤおよび
リードフレームを介して、外部から適当な電位がＰ領域
４およびＮ＋領域５の両方に供給されるように構成され
ている。
ィング領域（図示省略）を設け、さらにワイヤボンディ
ング工程においてソース用ボンディング領域とリードフ
レーム（図示省略）とをアルミ細線等のボンディングワ
イヤ（図示省略）により電気的に接続している。そして
、これらソース電極層８０．ボンディングワイヤおよび
リードフレームを介して、外部から適当な電位がＰ領域
４およびＮ＋領域５の両方に供給されるように構成され
ている。
また、Ｐ領域１０の表面領域の一部にＮ型ポリシリコン
！１１３が形成され、コンタクトホール１４を介してゲ
ート用ポンディングパッド１１と電気的に接続されてい
る。なお、同図への図示を省略したが、Ｐ領域１０は絶
縁層６の所定位置に設けられたコンタクトホールを介し
てソース電極層８０と電気的に接続されている。
！１１３が形成され、コンタクトホール１４を介してゲ
ート用ポンディングパッド１１と電気的に接続されてい
る。なお、同図への図示を省略したが、Ｐ領域１０は絶
縁層６の所定位置に設けられたコンタクトホールを介し
てソース電極層８０と電気的に接続されている。
また、Ｐ領域１０上に位置する絶縁層６にポリシリコン
等からなる抵抗体１５が設けられており、抵抗体１５の
一方端とゲート用ボンデンイグバッド１１とが電気的に
接続されるとともに、抵抗体１５の他方端とソース？ｆ
ｆ極層８０とが電気的に接続されている。これにより、
抵抗体１５を介してゲート用ポンディングパッド１１と
ソース電極層８０とが電気的に接続されている。
等からなる抵抗体１５が設けられており、抵抗体１５の
一方端とゲート用ボンデンイグバッド１１とが電気的に
接続されるとともに、抵抗体１５の他方端とソース？ｆ
ｆ極層８０とが電気的に接続されている。これにより、
抵抗体１５を介してゲート用ポンディングパッド１１と
ソース電極層８０とが電気的に接続されている。
第２図は第１図の等何回路を示す回路図である。
同図において、１６はＮ＋層２．Ｎ−層３．Ｐ領［４，
Ｎ＋領１１５．絶縁層６．ゲート電極７．ソース電極層
８０およびドレイン電極９とで構成されたパワーＭＯ８
Ｆ Ｅ Ｔであり、１７はＮ型ポリシリコン１３とＰ領
域１０とで構成されたダイオードである。
Ｎ＋領１１５．絶縁層６．ゲート電極７．ソース電極層
８０およびドレイン電極９とで構成されたパワーＭＯ８
Ｆ Ｅ Ｔであり、１７はＮ型ポリシリコン１３とＰ領
域１０とで構成されたダイオードである。
上記のようにパワーＭＯ８ＦＥＴ１６のゲート電極７−
ソース電極層８０間にダイオード１７が接続されること
により、従来より周知のように、ダイオード１７がクラ
ンプダイオードとして作用し、絶縁層６の絶縁破壊が防
止される。
ソース電極層８０間にダイオード１７が接続されること
により、従来より周知のように、ダイオード１７がクラ
ンプダイオードとして作用し、絶縁層６の絶縁破壊が防
止される。
また、絶縁Ｊ！１６に蓄積されたプラス電荷はゲート電
極７から抵抗体１５を介してソース電極１１８０に流れ
、ディスチャージされるために、絶縁層６の破壊が防止
され、ＧＳ絶縁破壊耐岱が大きくなり、そのパワーＭＯ
８ＦＥＴ１６の信頼性が向上する。
極７から抵抗体１５を介してソース電極１１８０に流れ
、ディスチャージされるために、絶縁層６の破壊が防止
され、ＧＳ絶縁破壊耐岱が大きくなり、そのパワーＭＯ
８ＦＥＴ１６の信頼性が向上する。
なお、上記実施例では、第２図に示すように、ゲート電
極７−ソース電極層８０間にダイオード１７と抵抗体１
５とをそれぞれ電気接続した場合について説明したが、
抵抗体１５のみをゲート電極７−ソース電極Ｍ８０間に
電気接続した場合でも上記と同様に絶縁層６に蓄積され
たチャージが抵抗体１５を介してディスチャージされ、
充分な絶縁層６の破線防止が得られることは言うまでも
ない。
極７−ソース電極層８０間にダイオード１７と抵抗体１
５とをそれぞれ電気接続した場合について説明したが、
抵抗体１５のみをゲート電極７−ソース電極Ｍ８０間に
電気接続した場合でも上記と同様に絶縁層６に蓄積され
たチャージが抵抗体１５を介してディスチャージされ、
充分な絶縁層６の破線防止が得られることは言うまでも
ない。
また、上記実施例ではゲート用ボンデンイグパッド１１
近傍に抵抗体１５とＮ型ポリシリコン１３とＰｆｒｉ域
１０とで構成されるダイオード１７とを設けたが、抵抗
体１５およびダイオード１７を設ける位置はこれに限定
されるものではなく、要は適当な位置に抵抗体とダイオ
ードとを設け、第２図に示すように、ゲート電極７−ソ
ース電極８０間に抵抗体とダイオードとの並列体を電気
接続すればよい。
近傍に抵抗体１５とＮ型ポリシリコン１３とＰｆｒｉ域
１０とで構成されるダイオード１７とを設けたが、抵抗
体１５およびダイオード１７を設ける位置はこれに限定
されるものではなく、要は適当な位置に抵抗体とダイオ
ードとを設け、第２図に示すように、ゲート電極７−ソ
ース電極８０間に抵抗体とダイオードとの並列体を電気
接続すればよい。
また、上記実施例ではＮチャネルパワーＭＯ８ＦＥＴ１
の場合について説明したが、この発明はＰチャネルパワ
ーＭ ＯＳ Ｆ Ｅ ’ｒにも適用することができる。
の場合について説明したが、この発明はＰチャネルパワ
ーＭ ＯＳ Ｆ Ｅ ’ｒにも適用することができる。
また、上記実施例ではパワーＭＯ８ＦＥＴについて説明
したが、他の絶縁ゲート型半導体装置、例えば絶縁ゲー
ト型バイポーラトランジスタに本発明を適用することも
可能であり、上記と同様に、絶縁ゲート型バイポーラト
ランジスタの絶縁破壊耐量を向上させることができる。
したが、他の絶縁ゲート型半導体装置、例えば絶縁ゲー
ト型バイポーラトランジスタに本発明を適用することも
可能であり、上記と同様に、絶縁ゲート型バイポーラト
ランジスタの絶縁破壊耐量を向上させることができる。
以上のようにこの発明によれば、第１電極と制御電極と
の間に抵抗体を電気接続絶縁層に蓄積されたチャージを
前記抵抗体を介してディスチャージするように構成した
ので、第１電極と制御電極との間の絶縁耐量が大きくす
ることができ、その信頼性を高めることができる効果が
ある。
の間に抵抗体を電気接続絶縁層に蓄積されたチャージを
前記抵抗体を介してディスチャージするように構成した
ので、第１電極と制御電極との間の絶縁耐量が大きくす
ることができ、その信頼性を高めることができる効果が
ある。
第１図はこの発明にかかる半導体装置であるパワーＭＯ
３ＦＥＴを示す断面図、第２図は第１図の部分等価回路
を示す回路図、第３図はパワーＭＯ３ＦＥＴ素子を示す
断面図、第４図は従来の半導体装置の使用例を示す等価
回路図、第５図は時間に対するゲート−ソースＭ極間の
電圧変化を示す図である。 図において、６は絶縁層、７はゲート電極、９はコレク
タ電極、１５は抵抗体、８０はソース電極層である。 なお、各図中同一符号は同一または相当部分を示す。 第２図 第３図 代理人 大 岩 増 雄
３ＦＥＴを示す断面図、第２図は第１図の部分等価回路
を示す回路図、第３図はパワーＭＯ３ＦＥＴ素子を示す
断面図、第４図は従来の半導体装置の使用例を示す等価
回路図、第５図は時間に対するゲート−ソースＭ極間の
電圧変化を示す図である。 図において、６は絶縁層、７はゲート電極、９はコレク
タ電極、１５は抵抗体、８０はソース電極層である。 なお、各図中同一符号は同一または相当部分を示す。 第２図 第３図 代理人 大 岩 増 雄
Claims (1)
- （１）一方面上に第１電極と絶縁層を介して制御電極と
が形成される一方、他方面上に第２電極が形成され、前
記制御電極に印加される電位により前記第１および第２
電極間の導通・非導通が制御される絶縁ゲート型の半導
体装置であって、前記一方面側に設けられて前記第１電
極と前記制御電極との間に電気接続され、前記絶縁層に
蓄積されたチャージをディスチャージする抵抗体を備え
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295221A JP2500938B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295221A JP2500938B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02140981A true JPH02140981A (ja) | 1990-05-30 |
| JP2500938B2 JP2500938B2 (ja) | 1996-05-29 |
Family
ID=17817774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295221A Expired - Lifetime JP2500938B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500938B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069398A (en) * | 1997-08-01 | 2000-05-30 | Advanced Micro Devices, Inc. | Thin film resistor and fabrication method thereof |
| JP2005123340A (ja) * | 2003-10-15 | 2005-05-12 | Rohm Co Ltd | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS60171771A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 絶縁ゲ−ト半導体装置 |
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-
1988
- 1988-11-22 JP JP63295221A patent/JP2500938B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2500938B2 (ja) | 1996-05-29 |
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