JPS60171771A - 絶縁ゲ−ト半導体装置 - Google Patents
絶縁ゲ−ト半導体装置Info
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- JPS60171771A JPS60171771A JP59027086A JP2708684A JPS60171771A JP S60171771 A JPS60171771 A JP S60171771A JP 59027086 A JP59027086 A JP 59027086A JP 2708684 A JP2708684 A JP 2708684A JP S60171771 A JPS60171771 A JP S60171771A
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- gate
- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はパワーＭＯ８ＰＨＴ（絶縁ゲート電界効果トラ
ンジスタ）における発振防止技術ｌこ関する。
ンジスタ）における発振防止技術ｌこ関する。
パワーＭＯ８ＦＥＴは複数個のチップを並列接続されて
使用されることが多く、その場合発振を起しやすいこと
がわかってきた。一般的には第１図に示すように数個乃
至数１０個のパワーＭＯ８ＦＢＴＱＩＱＩ・・・を並列
に接続して電源回路として使用する場合下記の理由で発
振し易くなる〇発振が起る条件は、回路を構成する配線
のＬ（インダクタンス） 、Ｍ０８ＦＷＴのＣ（容量成
′□夛）及びＲ（配線抵抗）＃こより構成される信号の
入力インピーダースが下式： ％式％ で表される。（ただしωは角周波数）ここでωＬ＝Ｘと
なると、几は負性抵抗として働き発振が超る。
使用されることが多く、その場合発振を起しやすいこと
がわかってきた。一般的には第１図に示すように数個乃
至数１０個のパワーＭＯ８ＦＢＴＱＩＱＩ・・・を並列
に接続して電源回路として使用する場合下記の理由で発
振し易くなる〇発振が起る条件は、回路を構成する配線
のＬ（インダクタンス） 、Ｍ０８ＦＷＴのＣ（容量成
′□夛）及びＲ（配線抵抗）＃こより構成される信号の
入力インピーダースが下式： ％式％ で表される。（ただしωは角周波数）ここでωＬ＝Ｘと
なると、几は負性抵抗として働き発振が超る。
そこで発振を防止するためには＃￥２図に示すように個
々のＭＯＳＦＥＴのゲートに直列抵抗Ｒ１几！・・・を
入れることにより共振周波数を変えればよいがこれまで
は、ＭＯ８ＦＥＴ素子の外付けとして取付けていた。
々のＭＯＳＦＥＴのゲートに直列抵抗Ｒ１几！・・・を
入れることにより共振周波数を変えればよいがこれまで
は、ＭＯ８ＦＥＴ素子の外付けとして取付けていた。
しかしこのような発振防止手段では、パワーＭＯ８ＦＥ
Ｔを並列回路に組む際にいちいち外付け抵抗を接続しな
くてはならず工数もかかり不便であり、適正な抵抗値の
抵抗を選ばなければならず、又、接続個所で故障を起し
易く、スペースも多くとることになるという問題点が発
生することが発明者によりあきらかとされた。
Ｔを並列回路に組む際にいちいち外付け抵抗を接続しな
くてはならず工数もかかり不便であり、適正な抵抗値の
抵抗を選ばなければならず、又、接続個所で故障を起し
易く、スペースも多くとることになるという問題点が発
生することが発明者によりあきらかとされた。
本発明は上記した問題を解決したものであって、その目
的は外付は抵抗なしに使用することができ、並列接続し
ても発振することのないパワーＭＯ８半導体装置を提供
することにある。
的は外付は抵抗なしに使用することができ、並列接続し
ても発振することのないパワーＭＯ８半導体装置を提供
することにある。
本願ｌこおいて開示される発明のうち代表的なものの概
要を簡単に説明すれば下記のとおりである。
要を簡単に説明すれば下記のとおりである。
すなわち、第２図に示すように複数のパワーＭＯ８ＦＥ
Ｔ素子Ｑ、、Ｑ、が−っの半導体基体（チップ）１上に
形成され皿子接続されたものにおいて、各素子のゲー１
．Ｇ、、Ｇ、、・・・、Ｇｎとチップの外部接続用端子
（ゲート用ポンディングパッド）ＳＢＰ吉の間に素子の
ゲートと同じ材料であるポリシリコンからなる発振防止
用の抵抗几８．凡！。
Ｔ素子Ｑ、、Ｑ、が−っの半導体基体（チップ）１上に
形成され皿子接続されたものにおいて、各素子のゲー１
．Ｇ、、Ｇ、、・・・、Ｇｎとチップの外部接続用端子
（ゲート用ポンディングパッド）ＳＢＰ吉の間に素子の
ゲートと同じ材料であるポリシリコンからなる発振防止
用の抵抗几８．凡！。
・・・、几。を設けたものであって、これにより、外付
は抵抗を使用することなく有効に発振防止ができ、その
ままパワー用ＭＯ８ＦＥＴとして１重用でき、前記目的
を達成できる。
は抵抗を使用することなく有効に発振防止ができ、その
ままパワー用ＭＯ８ＦＥＴとして１重用でき、前記目的
を達成できる。
第３図は本発明の一実施例を示すものであって、一つの
半導体チップ上に複数の縦形ｎチャネルＭＯ８ＦＥＴを
形成したパワーＭＯ８半導体装置の平面図である。第４
図は第３図における人−Ａ′視拡大断面図である。
半導体チップ上に複数の縦形ｎチャネルＭＯ８ＦＥＴを
形成したパワーＭＯ８半導体装置の平面図である。第４
図は第３図における人−Ａ′視拡大断面図である。
】はｎ型Ｓｉ半導体基板でその裏面（下面側）にｎ＋型
型数散層２介して基板に配設される複数のＭＯＳＦＥＴ
の共通のドレイン電極■が形成される。
型数散層２介して基板に配設される複数のＭＯＳＦＥＴ
の共通のドレイン電極■が形成される。
３はチャネル部となるｐ型拡散層、４はソース（Ｓ）と
なるｎ＋＋拡散、５はゲート絶縁膜、６゜はゲート電極
となるポリシリコン層である。これらソース・ドレイン
及びゲート電極とで複数個の縦形ｎチャネルＭＯ８ＦＢ
Ｔのセルが第３図に示すように縦横に配列して形成され
、各ソースのコンタクト部７にオーミツクコンタクトす
る共通のアルミニウム１１Ｌ％Ｂがセルの上を覆って形
成され、その一部はポンディングパッドとなるソース端
子・ＳＢＰで接続される。一方、ポ１Ｊｓｉ層からなる
ゲート電極は厚いフィールド酸化膜８上でアルミニウム
ゲート配線Ｇに接続され、第３図に示すように複数のゲ
ート配線Ｇ、、Ｇ、、Ｇ、、Ｇ、がポンディングパッド
となる一つのゲート端子ＧＢＰに接イ売される。
なるｎ＋＋拡散、５はゲート絶縁膜、６゜はゲート電極
となるポリシリコン層である。これらソース・ドレイン
及びゲート電極とで複数個の縦形ｎチャネルＭＯ８ＦＢ
Ｔのセルが第３図に示すように縦横に配列して形成され
、各ソースのコンタクト部７にオーミツクコンタクトす
る共通のアルミニウム１１Ｌ％Ｂがセルの上を覆って形
成され、その一部はポンディングパッドとなるソース端
子・ＳＢＰで接続される。一方、ポ１Ｊｓｉ層からなる
ゲート電極は厚いフィールド酸化膜８上でアルミニウム
ゲート配線Ｇに接続され、第３図に示すように複数のゲ
ート配線Ｇ、、Ｇ、、Ｇ、、Ｇ、がポンディングパッド
となる一つのゲート端子ＧＢＰに接イ売される。
−ｇ４図に示されるｐ型拡散層９は、高耐圧を得るため
に設けられている拡散層で、フィールドリミッティング
、リングと呼ばれる。つまり、ドレイン領域であるｎ−
型拡散層１に拡がる空乏層の端部での曲率を大きくして
、その端部での電界集中を緩和することにより、高耐圧
を得るものである。また、このｐ型拡散層９は、チップ
周縁にわたって設けられている。１０は、ソース１に極
と、ｐ型拡散層９とをオーミック接続をとるために設け
られた高濃度ｐ＋型型数散層ある。これにより、ソース
電極とｐ型拡散層は、同電位となりｎ−型層１に拡がる
空乏層をチップ周縁にまで拡がらセる。
に設けられている拡散層で、フィールドリミッティング
、リングと呼ばれる。つまり、ドレイン領域であるｎ−
型拡散層１に拡がる空乏層の端部での曲率を大きくして
、その端部での電界集中を緩和することにより、高耐圧
を得るものである。また、このｐ型拡散層９は、チップ
周縁にわたって設けられている。１０は、ソース１に極
と、ｐ型拡散層９とをオーミック接続をとるために設け
られた高濃度ｐ＋型型数散層ある。これにより、ソース
電極とｐ型拡散層は、同電位となりｎ−型層１に拡がる
空乏層をチップ周縁にまで拡がらセる。
このアルミニウム配線Ｇ、、Ｇ、・・・とゲート端子Ｇ
ＢＰ との接続部ＧＸにおいて、第５図に部分拡大図で
示すようにポリシリコン層から成る抵抗几１．Ｒ１・・
・が介挿される。第６図は第５図のＢ−Ｂ’断面図であ
る。このポリＳｉ層抵抗Ｒ３゜■を宜・・・はゲートと
なるボＩＪ Ｓ ｉ ｌ、ｊ ６と同時に形成されパタ
ーニングされたものである。
ＢＰ との接続部ＧＸにおいて、第５図に部分拡大図で
示すようにポリシリコン層から成る抵抗几１．Ｒ１・・
・が介挿される。第６図は第５図のＢ−Ｂ’断面図であ
る。このポリＳｉ層抵抗Ｒ３゜■を宜・・・はゲートと
なるボＩＪ Ｓ ｉ ｌ、ｊ ６と同時に形成されパタ
ーニングされたものである。
ここで注目すべきは、複数のＭＯＳＦＥＴが一つの基板
（チップ）上に並列接続され、各ゲート電極が同じ＋、
ｇ板上で抵抗を介して共通のゲート端子に接続される構
造を有することである。それにより、以下に述べるよう
な、優れた効果が得られる。すなわち、前記（１１式か
ら入力インピーダンスの負性抵抗外が減少し、共４辰周
波数を変化させ、外付抵抗を使用することなく並列回路
の発振を防止できるということである。さらに、ゲート
配線に介挿する抵抗はゲート材料であるポリシリコンを
使用することにより、プロセスを変更したり、工程数を
増やすことなく実現でき、また抵抗の値はポリシリコン
のパターンの幅及び畏さによって任意に設定できるとい
う効果をも有している。
（チップ）上に並列接続され、各ゲート電極が同じ＋、
ｇ板上で抵抗を介して共通のゲート端子に接続される構
造を有することである。それにより、以下に述べるよう
な、優れた効果が得られる。すなわち、前記（１１式か
ら入力インピーダンスの負性抵抗外が減少し、共４辰周
波数を変化させ、外付抵抗を使用することなく並列回路
の発振を防止できるということである。さらに、ゲート
配線に介挿する抵抗はゲート材料であるポリシリコンを
使用することにより、プロセスを変更したり、工程数を
増やすことなく実現でき、また抵抗の値はポリシリコン
のパターンの幅及び畏さによって任意に設定できるとい
う効果をも有している。
この発明の借造では周波数特性は若干低下するが、実際
に使用する場合には抵抗を付けて使用しており、従来と
性能的には変化がなく問題とはならない。
に使用する場合には抵抗を付けて使用しており、従来と
性能的には変化がなく問題とはならない。
［効果〕
以北実施例で述べた本発明によれば、下記の効果が得ら
れる。
れる。
（１）チップーヒの各ゲート電極と外部ゲート端子間に
抵抗を設けたことにより、負性抵抗が減少し、共振周波
数が変化することより発振を防止することが出来る。
抵抗を設けたことにより、負性抵抗が減少し、共振周波
数が変化することより発振を防止することが出来る。
＋２１ ［１）より、数個のチップを並列接続して使用
しても、発振することがないため、外付抵抗を使用する
必要がなく、実装時の工数の低減が図れる。
しても、発振することがないため、外付抵抗を使用する
必要がなく、実装時の工数の低減が図れる。
（３）（２）より、大幅なコストの低減が図れる。
（４）チップ上の各ゲート１！極と外部ゲート端子間を
つなぐ抵抗を、ゲート材料であるポリシリコンで形成す
るため、プロセス変更や、工程数の増加がなく、ゲート
のマスクパターンを変えるだけで実現できる。
つなぐ抵抗を、ゲート材料であるポリシリコンで形成す
るため、プロセス変更や、工程数の増加がなく、ゲート
のマスクパターンを変えるだけで実現できる。
（５＋ １４１より抵抗の値を任意に形成できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
本発明はパワーＭＯ８Ｆ Ｅ Ｔ、特にＭＯＳ Ｆ Ｆ
！Ｔのセルが並列に接続して用いられる場合に適用でき
る。
！Ｔのセルが並列に接続して用いられる場合に適用でき
る。
本発明はモジュール化したパワーＭＯ８ＦＥＴに応用し
た場合特に有効である。
た場合特に有効である。
ｆｇ１図は複数個のＭＯＳＦＥＴを並列接続する場合の
従来の形態を示す回路図である。 第２図は一つの基板上に複数のＭＯＳＦＥＴを並列接続
した本発明の例を示す回路図である０第３図は本発明の
一実施例を示し、パワーＭＯ８ＦＥＴの平面図である。 第４図は＠３図における。 １・・・半導体基体（ドレイン）、２・・・ｎ＋型型溝
導体層３・・ｐ型拡散層、４・・・ｎ＋型型数散層ソー
ス）、５・・・ゲート絶Ｒ’ｉ螺、６・・・ポリシリコ
ンゲート、７・・・セル（コンタクト部）、８・・・酸
化膜。 代理人 弁理士 高 橋 明 夫（′’ ン＋−ｌ 第 １ 図
従来の形態を示す回路図である。 第２図は一つの基板上に複数のＭＯＳＦＥＴを並列接続
した本発明の例を示す回路図である０第３図は本発明の
一実施例を示し、パワーＭＯ８ＦＥＴの平面図である。 第４図は＠３図における。 １・・・半導体基体（ドレイン）、２・・・ｎ＋型型溝
導体層３・・ｐ型拡散層、４・・・ｎ＋型型数散層ソー
ス）、５・・・ゲート絶Ｒ’ｉ螺、６・・・ポリシリコ
ンゲート、７・・・セル（コンタクト部）、８・・・酸
化膜。 代理人 弁理士 高 橋 明 夫（′’ ン＋−ｌ 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、一つの半導体基体の一主面に複数の絶縁ゲート電界
効果トランジスタが形成され、同じ基体上で上記絶縁ゲ
ーＸｉ界効果トランジスタの各絶縁ゲートと共通の外部
接続用端子との間に発振防止用の抵抗が介挿されている
ことを特徴とする絶縁ゲート半導体装置。 ２ 上記の発振防止用の抵抗は上記絶縁ゲート電界効果
トランジスタの絶縁ゲートの形成に使用される材料であ
るポリシリコンからなっている特許請求の範囲＃Ｉ１項
に記載の絶縁ゲート半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027086A JPS60171771A (ja) | 1984-02-17 | 1984-02-17 | 絶縁ゲ−ト半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027086A JPS60171771A (ja) | 1984-02-17 | 1984-02-17 | 絶縁ゲ−ト半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60171771A true JPS60171771A (ja) | 1985-09-05 |
Family
ID=12211264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027086A Pending JPS60171771A (ja) | 1984-02-17 | 1984-02-17 | 絶縁ゲ−ト半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171771A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298670A (ja) * | 1985-10-24 | 1987-05-08 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| JPS63213370A (ja) * | 1987-02-28 | 1988-09-06 | Nippon Denso Co Ltd | 電力用トランジスタの保護回路 |
| JPH01248564A (ja) * | 1988-03-30 | 1989-10-04 | Nissan Motor Co Ltd | パワートランジスタ |
| US4920388A (en) * | 1987-02-17 | 1990-04-24 | Siliconix Incorporated | Power transistor with integrated gate resistor |
| JPH02140981A (ja) * | 1988-11-22 | 1990-05-30 | Mitsubishi Electric Corp | 半導体装置 |
| US5410171A (en) * | 1992-03-30 | 1995-04-25 | Nippondenso Co., Ltd. | Vertical type semiconductor with main current section and emulation current section |
| US5420450A (en) * | 1992-09-10 | 1995-05-30 | Kabushiki Kaisha Toshiba | Semiconductor device having stable breakdown voltage in wiring area |
| EP0736907A1 (de) * | 1995-04-05 | 1996-10-09 | Siemens Aktiengesellschaft | Feldeffekt steuerbares Halbleiterbauelement mit einem integrierten ohmischen Widerstand |
| US5592006A (en) * | 1994-05-13 | 1997-01-07 | International Rectifier Corporation | Gate resistor for IGBT |
| JP2010098250A (ja) * | 2008-10-20 | 2010-04-30 | Mitsubishi Electric Corp | 絶縁ゲート型トランジスターチップ |
| JP2014216352A (ja) * | 2013-04-22 | 2014-11-17 | 新電元工業株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2016031964A (ja) * | 2014-07-28 | 2016-03-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US20170203733A1 (en) * | 2014-07-16 | 2017-07-20 | Murakami Corporation | Washer fluid heating device |
| JP2021077914A (ja) * | 2013-08-28 | 2021-05-20 | ローム株式会社 | 半導体装置 |
-
1984
- 1984-02-17 JP JP59027086A patent/JPS60171771A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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