JP2021010286A - 駆動回路 - Google Patents

Abstract

【課題】スイッチング電源におけるノイズ特性と効率のトレードオフを解消する。【解決手段】駆動回路２０は、スイッチング電源１の出力トランジスタ１１に流れるスイッチ電流Ｉｓｗが連続モード（Ｓ１＝Ｈ）であるか不連続モード（Ｓ１＝Ｌ）であるかに応じて、出力トランジスタ１１を駆動するための電流能力を切り替える電流能力切替部Ｘを有する。例えば、電流能力切替部Ｘは、スイッチ電流Ｉｓｗが連続モード（Ｓ１＝Ｈ）であるときに電流能力を引き下げ、スイッチ電流Ｉｓｗが不連続モード（Ｓ１＝Ｌ）であるときに電流能力を引き上げるとよい。【選択図】図１

Description

本明細書中に開示されている発明は、スイッチング電源用の駆動回路に関する。

従来、様々なアプリケーションの電源手段として、入力電圧から所望の出力電圧を生成するスイッチング電源（いわゆるＤＣ／ＤＣコンバータ）が用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１４−２３３０４３号公報

しかしながら、従来のスイッチング電源では、ノイズ特性と効率のトレードオフ解消について更なる検討の余地があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、スイッチング電源におけるノイズ特性と効率のトレードオフを解消することのできる駆動回路を提供することを目的とする。

そこで、本明細書中に開示されている駆動回路は、スイッチング電源の出力トランジスタに流れるスイッチ電流が連続モードであるか不連続モードであるかに応じて前記出力トランジスタを駆動するための電流能力を切り替える電流能力切替部を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る駆動回路において、前記電流能力切替部は、前記スイッチ電流が連続モードであるときに前記電流能力を引き下げ、前記スイッチ電流が不連続モードであるときに前記電流能力を引き上げる構成（第２の構成）にするとよい。

また、上記第２の構成から成る駆動回路は、第１電源端と前記出力トランジスタの制御端との間に接続された第１トランジスタと、第２電源端と前記出力トランジスタの制御端との間に接続された第２トランジスタと、をさらに有し、前記第１トランジスタと前記第２トランジスタを相補的にオン／オフすることにより、前記出力トランジスタを駆動する構成（第３の構成）にするとよい。

また、上記第３の構成から成る駆動回路において、前記電流能力切替部は、前記第１トランジスタまたは前記第２トランジスタに並列接続された第３トランジスタを含み、前記スイッチ電流が連続モードであるときに前記第３トランジスタをオフ状態とし、前記スイッチ電流が不連続モードであるときに前記第３トランジスタを前記第１トランジスタまたは前記第２トランジスタと同期してオン／オフさせる構成（第４の構成）にするとよい。

また、上記第３の構成から成る駆動回路において、前記電流能力切替部は、前記第１トランジスタまたは前記第２トランジスタに直列接続された第３トランジスタを含み、前記スイッチ電流が連続モードであるときに前記第３トランジスタを半オン状態とし、前記スイッチ電流が不連続モードであるときに前記第３トランジスタをフルオン状態とする構成（第５の構成）にするとよい。

また、上記第３の構成から成る駆動回路において、前記電流能力切替部は、前記第１トランジスタまたは前記第２トランジスタへの印加電圧を制限するクランパを含み、前記スイッチ電流が連続モードであるときに前記クランパの電流能力を引き下げて、前記スイッチ電流が不連続モードであるときに前記クランパの電流能力を引き上げる構成（第６の構成）にするとよい。

また、上記第３の構成から成る駆動回路において、前記電流能力切替部は、前記第１トランジスタまたは前記第２トランジスタに直列接続された電流制限素子と、前記電流制限素子に並列接続された第３トランジスタを含み、前記スイッチ電流が連続モードであるときに前記第３トランジスタをオフ状態とし、前記スイッチ電流が不連続モードであるときに前記第３トランジスタをオン状態とする構成（第７の構成）にするとよい。

また、本明細書中に開示されているスイッチング電源は、出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチ出力回路と、上記第１〜第７いずれかの構成から成り前記出力トランジスタを駆動する駆動回路と、前記出力トランジスタに流れるスイッチ電流が連続モードであるか不連続モードであるかを検出するモード検出回路と、を有する構成（第８の構成）とされている。

なお、上記第８の構成から成るスイッチング電源において、前記モード検出回路は、前記出力トランジスタのオンタイミングで前記スイッチ電流のエッジ検出を行う構成（第９の構成）にするとよい。

また、上記第９の構成から成るスイッチング電源において、前記モード検出回路は、前記スイッチ電流のエッジを１回または複数回連続で検出すれば連続モードであると判定して、前記スイッチ電流のエッジを所定時間検出しなければ不連続モードであると判定する構成（第１０の構成）にするとよい。

本明細書中に開示されている発明によれば、スイッチング電源におけるノイズ特性と効率のトレードオフを解消することのできる駆動回路を提供することが可能となる。

スイッチング電源（非絶縁型）の全体構成を示す図 ゲート駆動回路の第１実施形態を示す図 ゲート駆動回路の第２実施形態を示す図 ゲート駆動回路の第３実施形態を示す図 ゲート駆動回路の第４実施形態を示す図 ゲート駆動回路の第５実施形態を示す図 モード検出動作の一例を示す図 スイッチング電源（絶縁型）の全体構成を示す図

＜スイッチング電源（非絶縁型）＞
図１は、スイッチング電源（非絶縁型）の全体構成を示す図である。本構成例のスイッチング電源１は、入力電圧Ｖｉから所望の出力電圧Ｖｏを生成して負荷Ｚに供給する非絶縁型の降圧ＤＣ／ＤＣコンバータ（いわゆるバックコンバータ）であり、スイッチ出力回路１０と、ゲート駆動回路２０と、モード検出回路３０と、を有する。

上記の構成要素は、スイッチ出力回路１０に含まれる一部の構成要素（本図ではダイオード１２、インダクタ１３、及び、キャパシタ１４）を除き、スイッチング電源１の制御主体となる半導体装置１００（いわゆる電源制御ＩＣ）に集積化するとよい。なお、半導体装置１００には、上記以外にも任意の構成要素（各種保護回路など）を適宜組み込むことが可能である。

また、半導体装置１００は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図では、電源端子Ｔ１、出力端子Ｔ２、及び、帰還端子Ｔ３の３本を例示）を備えている。

スイッチ出力回路１０は、出力トランジスタ１１をオン／オフすることにより、インダクタ電流ＩＬを駆動して入力電圧Ｖｉから所望の出力電圧Ｖｏを生成する降圧型の出力段であり、出力トランジスタ１１（例えばＮチャネル型ＳＪＭＯＳＦＥＴ［super junction oxide semiconductor field effect transistor］）と、ダイオード１２と、インダクタ１３と、キャパシタ１４と、を含む。

出力トランジスタ１１のドレインは、電源端子Ｔ１（＝入力電圧Ｖｉの印加端）に接続されている。出力トランジスタ１１のソース及びバックゲートは、出力端子Ｔ２（＝スイッチ電圧Ｖｓｗの印加端）に接続されている。出力トランジスタ１１のゲートは、ゲート信号Ｇ１の印加端に接続されている。出力トランジスタ１１は、ゲート信号Ｇ１がハイレベルであるときにオンし、ゲート信号Ｇ１がローレベルであるときにオフする。なお、出力トランジスタ１１をスーパージャンクション構造とすれば、耐圧を維持しながらオン抵抗とゲート電荷量を低減することができる。ただし、出力トランジスタ１１がＮチャネル型である場合には、ゲート信号Ｇ１のハイレベルを入力電圧Ｖｉよりも高い電圧値まで引き上げるための昇圧手段（ブートストラップ回路やチャージポンプ回路）が必要となる。

ダイオード１２のカソードとインダクタ１３の第１端は、いずれも出力端子Ｔ２に接続されている。インダクタ１３の第２端とキャパシタ１４の第１端は、いずれも出力電圧Ｖｏの印加端（＝負荷Ｚの高電位端）に接続されている。ダイオード１２のアノード、キャパシタ１４の第２端、及び、負荷Ｚの低電位端は、いずれも接地端に接続されている。

出力トランジスタ１１のオン／オフに伴い、出力端子Ｔ２には入力電圧Ｖｉと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗが生成される。従って、スイッチ電圧Ｖｓｗを整流及び平滑することにより、出力電圧Ｖｏを得ることができる。

なお、スイッチ出力回路１０の出力形式については、上記の降圧型に限らず、昇圧型、昇降圧型、並びに、反転型のいずれであっても構わない。また、スイッチ出力回路１０の整流方式についても、ダイオード整流方式に限らず、同期整流方式を採用してもよい。

また、出力トランジスタ１１を半導体装置１００に外付けすることも可能である。その場合には、ゲート信号Ｇ１の出力端子が必要となる。

ゲート駆動回路２０は、帰還端子Ｔ３に入力される帰還電圧Ｖｆｂ（＝出力電圧Ｖｏまたはその分圧電圧）と所定の基準電圧Ｖｒｅｆ（不図示）とが一致するように、ゲート信号Ｇ１のデューティ制御を行う。なお、出力帰還制御方式については、電圧モード制御方式や電流モード制御方式を採用してもよいし、若しくは、ヒステリシス制御方式（オン時間固定ボトム検出制御方式、オフ時間固定ピーク検出制御方式、ないしは、ウィンドウコンパレータ制御方式など）を採用してもよい。

ところで、スイッチング電源１のノイズ特性と効率は、一般にトレードオフの関係にある。すなわち、出力トランジスタ１１の駆動速度を上げれば、スイッチング損失を減らして効率を向上できるが、その背反としてスイッチングノイズが増大するのでノイズ特性が悪化する。逆に、出力トランジスタ１１の駆動速度を下げれば、オーバーシュートやリンギングを抑えてノイズ特性を向上できるが、その背反としてスイッチング損失が増大するので効率が悪化する。

そこで、ゲート駆動回路２０は、スイッチング電源１の出力トランジスタ１１に流れるスイッチ電流Ｉｓｗが連続モード（Ｓ１＝Ｈ）であるか不連続モード（Ｓ１＝Ｌ）であるかに応じて出力トランジスタ１１を駆動するための電流能力を切り替える電流能力切替部Ｘを含む。例えば、電流能力切替部Ｘは、スイッチ電流Ｉｓｗが連続モード（Ｓ１＝Ｈ）であるときに、ゲート駆動回路２０の出力段を形成するトランジスタのオン抵抗値を上げることで電流能力を引き下げ、スイッチ電流Ｉｓｗが不連続モード（Ｓ１＝Ｌ）であるときに、同トランジスタのオン抵抗値を下げることで電流能力を引き上げる。なお、ゲート駆動回路２０（及び電流能力切替部Ｘ）の回路構成及び動作については、後ほど種々の実施形態を例に挙げて詳細に説明する。

モード検出回路３０は、出力トランジスタ１１に流れるスイッチ電流Ｉｓｗが連続モードであるか不連続モードであるかを検出し、その検出結果をモード検出信号Ｓ１として出力する。モード検出信号Ｓ１は、例えば、連続モード検出時にハイレベル（Ｈ）となり、不連続モード検出時にローレベル（Ｌ）となる。

なお、連続モードとは、負荷Ｚに流れる出力電流Ｉｏが比較的大きい状態（いわゆる重負荷状態）において、出力トランジスタ１１のオフ期間にインダクタ電流ＩＬが途切れることなく連続的に流れ続ける動作モードを指す。一方、不連続モードとは、負荷Ｚに流れる出力電流Ｉｏが比較的小さい状態（いわゆる軽負荷状態）において、出力トランジスタ１１のオフ期間にインダクタ電流ＩＬが途切れて流れなくなる動作モードを指す。

＜ゲート駆動装置（第１実施形態）＞
図２は、ゲート駆動回路２０の第１実施形態を示す図である。本実施形態のゲート駆動回路２０は、ＰＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２２と、電流能力切替部Ｘ（ＰＭＯＳＦＥＴＸ１及びセレクタＸ２）と、を含む。

ＰＭＯＳＦＥＴ２１及びＸ１それぞれのソース及びバックゲートは、いずれも第１電源端ＶＨ（例えばＶＨ＝Ｖｉ＋α）に接続されている。ＰＭＯＳＦＥＴ２１及びＸ１それぞれのドレイン、並びに、ＮＭＯＳＦＥＴ２２のドレインは、いずれも出力トランジスタ１１のゲートに接続されている。ＮＭＯＳＦＥＴ２２のソース及びバックゲートは、いずれも第２電源端ＶＬ（例えばＶＬ＝Ｖｓｗ）に接続されている。

ＰＭＯＳＦＥＴ２１は、第１電源端ＶＨと出力トランジスタ１１のゲートとの間に接続された第１トランジスタに相当する。ＮＭＯＳＦＥＴ２２は、第２電源端ＶＬと出力トランジスタ１１のゲートとの間に接続された第２トランジスタに相当する。ＰＭＯＳＦＥＴＸ１は、ＰＭＯＳＦＥＴ２１に並列接続された第３トランジスタに相当する。

なお、ＰＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２２それぞれのゲートには、ゲート信号Ｇ２１及びＧ２２が入力されている。従って、Ｇ２１＝Ｇ２２＝Ｌであるときには、ＰＭＯＳＦＥＴ２１がオンしてＮＭＯＳＦＥＴ２２がオフする。その結果、Ｇ１＝ＶＨとなるので、出力トランジスタ１１がオンする。一方、Ｇ２１＝Ｇ２２＝Ｈであるときには、ＰＭＯＳＦＥＴ２１がオフしてＮＭＯＳＦＥＴ２２がオンする。その結果、Ｇ１＝ＶＬとなるので、出力トランジスタ１１がオフする。

このように、ゲート駆動回路２０は、その基本動作として、ＰＭＯＳＦＥＴ２１とＮＭＯＳＦＥＴ２２を相補的にオン／オフすることにより、出力トランジスタ１１のゲート信号Ｇ１を駆動する。

また、セレクタＸ２は、モード検出信号Ｓ１に応じてＰＭＯＳＦＥＴＸ１のゲート接続先を切り替える。具体的に述べると、スイッチ電流Ｉｓｗが連続モードであるとき（Ｓ１＝Ｈ）には、ＰＭＯＳＦＥＴＸ１のゲートがＰＭＯＳＦＥＴＸ１のソースに接続されるので、ＰＭＯＳＦＥＴＸ１がオフ状態に切り替えられる。

その結果、出力トランジスタ１１をオンするための電流能力（＝出力トランジスタ１１のゲート信号Ｇ１をハイレベルに立ち上げるためにソース電流を流し込む能力）は、ＰＭＯＳＦＥＴ２１の電流能力のみとなる。この状態は、ゲート駆動回路２０のハーフブリッジ出力段を形成する上側トランジスタ（＝ソース電流の流れる経路を導通／遮断するトランジスタ）のオン抵抗値が引き上げられた状態として理解することもできる。

このように、スイッチ電流Ｉｓｗが連続モードであるとき（重負荷時）には、スイッチング損失が多少増大しても効率にさほど大きな影響がないことに鑑み、出力トランジスタ１１の駆動速度を下げることでノイズ特性の向上が優先される。また、一般的なノイズ試験は、重負荷状態（連続モード）で行われるので、その対策としても有効である。

一方、スイッチ電流Ｉｓｗが不連続モードであるとき（Ｓ１＝Ｌ）には、ＰＭＯＳＦＥＴＸ１のゲートがＰＭＯＳＦＥＴ２１のゲートに接続されるので、ＰＭＯＳＦＥＴＸ１がＰＭＯＳＦＥＴ２１と同期してオン／オフする状態に切り替えられる。その結果、出力トランジスタ１１をオンするための電流能力は、ＰＭＯＳＦＥＴ２１及びＸ１双方の加算電流能力となる。この状態は、ゲート駆動回路２０のハーフブリッジ出力段を形成する上側トランジスタのオン抵抗値が引き下げられた状態として理解することもできる。

このように、スイッチ電流Ｉｓｗが連続モードであるとき（軽負荷時）には、スイッチング損失の増大が効率に大きな影響を及ぼすことに鑑み、出力トランジスタ１１の駆動速度を上げることで効率の向上が優先される。

＜ゲート駆動装置（第２実施形態）＞
図３は、ゲート駆動回路２０の第２実施形態を示す図である。本実施形態では、電流能力切替部Ｘの構成要素として、ＰＭＯＳＦＥＴＸ３とセレクタＸ４が設けられている。ＰＭＯＳＦＥＴＸ３のソース及びバックゲートは、第１電源端ＶＨに接続されている。ＰＭＯＳＦＥＴＸ３のドレインは、ＰＭＯＳＦＥＴ２１のソース及びバックゲートに接続されている。なお、ＰＭＯＳＦＥＴＸ３は、ＰＭＯＳＦＥＴ２１に直列接続された第３トランジスタに相当する。

セレクタＸ４は、モード検出信号Ｓ１に応じてＰＭＯＳＦＥＴＸ３のゲート接続先を切り替える。具体的に述べると、スイッチ電流Ｉｓｗが連続モードであるとき（Ｓ１＝Ｈ）には、ＰＭＯＳＦＥＴＸ３のゲートが第３電源端ＶＭ（ただしＧＮＤ＜ＶＭ＜ＶＨ）に接続されるので、ＰＭＯＳＦＥＴＸ３が半オン状態（＝フルオン状態よりも小さいソース電流しか流すことができない状態）に切り替えられる。この状態は、上側トランジスタのオン抵抗値を上げることで電流能力が引き下げられた状態と等価である。従って、出力トランジスタ１１の駆動速度が下がり、ノイズ特性の向上が優先される。

一方、スイッチ電流Ｉｓｗが不連続モードであるとき（Ｓ１＝Ｌ）には、ＰＭＯＳＦＥＴＸ３のゲートが接地端（ＧＮＤ）に接続されるので、ＰＭＯＳＦＥＴＸ３がフルオン状態（＝最大限のソース電流を流し得る状態）に切り替えられる。この状態は、上側トランジスタのオン抵抗値を下げることで、電流能力が引き上げられた状態と等価である。従って、出力トランジスタ１１の駆動速度が上がり、効率の向上が優先される。

＜ゲート駆動装置（第３実施形態）＞
図４は、ゲート駆動回路２０の第３実施形態を示す図である。本実施形態では、電流能力切替部Ｘの構成要素として、ＮＭＯＳＦＥＴＸ５及びＸ６とセレクタＸ７が設けられている。ＮＭＯＳＦＥＴＸ５及びＸ６それぞれのドレインは、いずれも第１電源端ＶＨに接続されている。ＮＭＯＳＦＥＴＸ５及びＸ６それぞれのソース及びバックゲートは、いずれもＰＭＯＳＦＥＴ２１のソース及びバックゲートに接続されている。

なお、ＮＭＯＳＦＥＴＸ５のゲートには、所定のバイアス電圧ＶＢが印加されている。従って、ＮＭＯＳＦＥＴＸ５は、ＰＭＯＳＦＥＴ２１のソース電圧（延いてはゲート信号Ｇ１のハイレベル電圧）を所定の上限値（＝ＶＢ−Ｖｔｈ、ただし、ＶｔｈはＮＭＯＳＦＥＴＸ５のオンスレッショルド電圧）以下に制限するゲートクランパとして機能する。

また、セレクタＸ７は、モード検出信号Ｓ１に応じてＮＭＯＳＦＥＴＸ６のゲート接続先を切り替える。具体的に述べると、スイッチ電流Ｉｓｗが連続モードであるとき（Ｓ１＝Ｈ）には、ＮＭＯＳＦＥＴＸ６のゲートがＮＭＯＳＦＥＴＸ６のソースに接続されるので、ＮＭＯＳＦＥＴＸ６がオフ状態に切り替えられる。その結果、ゲートクランパの電流能力は、ＮＭＯＳＦＥＴＸ５の電流能力のみとなる。この状態は、上側トランジスタのオン抵抗値を上げることで電流能力が引き下げられた状態と等価である。従って、出力トランジスタ１１の駆動速度が下がり、ノイズ特性の向上が優先される。

一方、スイッチ電流Ｉｓｗが不連続モードであるとき（Ｓ１＝Ｌ）には、ＮＭＯＳＦＥＴＸ６のゲートがＮＭＯＳＦＥＴＸ５のゲートに接続されるので、ＮＭＯＳＦＥＴＸ６がＮＭＯＳＦＥＴＸ５と共にゲートクランパとして機能する。その結果、ゲートクランパの電流能力は、ＮＭＯＳＦＥＴＸ５及びＸ６双方の加算電流能力となる。この状態は、上側トランジスタのオン抵抗値を下げることで電流能力が引き上げられた状態と等価である。従って、出力トランジスタ１１の駆動速度が上がり、効率の向上が優先される。

＜ゲート駆動装置（第４実施形態）＞
図５は、ゲート駆動回路２０の第４実施形態を示す図である。本実施形態では、電流能力切替部Ｘの構成要素として、ダイオードＸ８とＰＭＯＳＦＥＴＸ９が設けられている。ダイオードＸ８のアノードとＰＭＯＳＦＥＴＸ９のソース及びバックゲートは、いずれもＰＭＯＳＦＥＴ２１のドレインに接続されている。ダイオードＸ８のカソードとＰＭＯＳＦＥＴＸ９のドレインは、いずれも出力トランジスタ１１のゲートに接続されている。

ダイオードＸ８は、ＰＭＯＳＦＥＴ２１に直列接続された電流制限素子に相当する。なお、電流制限素子としては、ダイオードＸ８に代えて抵抗を用いてもよい。また、ＰＭＯＳＦＥＴＸ９は、電流制限素子に並列接続された第３トランジスタに相当する。

ＰＭＯＳＦＥＴＸ９のゲートには、モード検出信号Ｓ１が入力されている。従って、スイッチ電流Ｉｓｗが連続モードであるとき（Ｓ１＝Ｈ）には、ＰＭＯＳＦＥＴＸ９がオフされるので、ゲート駆動回路２０のハーフブリッジ出力段に電流制限素子が挿入された状態となる。この状態は、上側トランジスタのオン抵抗値を上げることで電流能力が引き下げられた状態と等価である。従って、出力トランジスタ１１の駆動速度が下がり、ノイズ特性の向上が優先される。

一方、スイッチ電流Ｉｓｗが不連続モードであるとき（Ｓ１＝Ｌ）には、ＰＭＯＳＦＥＴＸ９がオンされるので、電流制限素子がバイパスされた状態となる。この状態は、上側トランジスタのオン抵抗値を下げることで電流能力が引き上げられた状態と等価である。従って、出力トランジスタ１１の駆動速度が上がり、効率の向上が優先される。

＜ゲート駆動装置（第５実施形態）＞
図６は、ゲート駆動回路２０の第５実施形態を示す図である。本実施形態では、Ｐチャネル型の出力トランジスタ１１Ｐが用いられている。また、この変更に伴い、電流能力切替部Ｘの構成要素として、ＮＭＯＳＦＥＴＸ１０とセレクタＸ１１が設けられている。

ＮＭＯＳＦＥＴＸ１０のソース及びバックゲートは、いずれも第２電源端ＶＬに接続されている。ＮＭＯＳＦＥＴＸ１０のドレインは、出力トランジスタ１１Ｐのゲートに接続されている。なお、ＮＭＯＳＦＥＴＸ１０は、ＮＭＯＳＦＥＴ２２に並列接続された第３トランジスタに相当する。

セレクタＸ１１は、モード検出信号Ｓ１に応じてＮＭＯＳＦＥＴＸ１０のゲート接続先を切り替える。具体的に述べると、スイッチ電流Ｉｓｗが連続モードであるとき（Ｓ１＝Ｈ）には、ＮＭＯＳＦＥＴＸ１０のゲートがＮＭＯＳＦＥＴＸ１０のソースに接続されるので、ＮＭＯＳＦＥＴＸ１０がオフ状態に切り替えられる。

その結果、出力トランジスタ１１Ｐをオンするための電流能力（＝出力トランジスタ１１Ｐのゲート信号Ｇ１をローレベルに立ち下げるためにシンク電流を引き抜く能力）は、ＮＭＯＳＦＥＴ２２の電流能力のみとなる。この状態は、ゲート駆動回路２０のハーフブリッジ出力段を形成する下側トランジスタ（＝シンク電流の流れる経路を導通／遮断するトランジスタ）のオン抵抗値が引き上げられた状態として理解することもできる。

このように、スイッチ電流Ｉｓｗが連続モードであるとき（重負荷時）には、出力トランジスタ１１Ｐの駆動速度を下げることでノイズ特性の向上が優先される。

一方、スイッチ電流Ｉｓｗが不連続モードであるとき（Ｓ１＝Ｌ）には、ＮＭＯＳＦＥＴＸ１０のゲートがＮＭＯＳＦＥＴ２２のゲートに接続されるので、ＮＭＯＳＦＥＴＸ１０がＮＭＯＳＦＥＴ２２と同期してオン／オフする状態に切り替えられる。その結果、出力トランジスタ１１Ｐをオンするための電流能力は、ＮＭＯＳＦＥＴ２２及びＸ１０双方の加算電流能力となる。この状態は、ゲート駆動回路２０のハーフブリッジ出力段を形成する下側トランジスタのオン抵抗値が引き下げられた状態として理解することもできる。

このように、スイッチ電流Ｉｓｗが連続モードであるとき（軽負荷時）には、出力トランジスタ１１Ｐの駆動速度を上げることで効率の向上が優先される。

なお、本実施形態は、第１実施形態（図２）をベースとしつつ、電流能力切替部Ｘの極性変更を行った例を挙げたが、第２実施形態（図３）、第３実施形態（図４）、及び、第４実施形態（図５）をベースとしつつ、電流能力切替部Ｘの極性変更を行うことにより、Ｐチャネル型の出力トランジスタ１１Ｐに対応することも可能である。

＜モード検出動作＞
図７は、モード検出回路３０におけるモード検出動作の一例を示す図であり、上から順に、ゲート信号Ｇ１、スイッチ電流Ｉｓｗ、エッジ検出信号Ｓ０（＝モード検出回路３０の内部信号）、及び、モード検出信号Ｓ１が描写されている。

本図で示したように、モード検出回路３０は、出力トランジスタ１１のオンタイミングでスイッチ電流Ｉｓｗのエッジ検出を行う。まず、時刻ｔ１〜ｔ３を参照し、スイッチ電流Ｉｓｗが連続モードである場合について説明する。この場合、ゲート信号Ｇ１がハイレベルに立ち上がり、出力トランジスタ１１がオンした時点で、スイッチ電流Ｉｓｗがインダクタ電流ＩＬのボトム値（＞０Ａ）まで急峻に増大する。モード検出回路３０は、このようなスイッチ電流Ｉｓｗの立上りエッジを検出して、エッジ検出信号Ｓ０にパルスを生成する。そして、モード検出回路３０は、スイッチ電流Ｉｓｗの立上りエッジを１回又は複数回連続で検出したときに、スイッチ電流Ｉｓｗが連続モードであると判定し、モード検出信号Ｓ１をハイレベルに立ち上げる。

次に、時刻ｔ４〜ｔ６を参照し、スイッチ電流Ｉｓｗが不連続モードである場合について説明する。この場合、ゲート信号Ｇ１がハイレベルに立ち上がり、出力トランジスタ１１がオンした時点では、インダクタ電流ＩＬが流れていない状態なので、スイッチ電流Ｉｓｗが０Ａから増大し始める。そのため、スイッチ電流Ｉｓｗの立上りエッジは検出されず、エッジ検出信号Ｓ０にパルスは生成されない。そして、モード検出回路３０は、スイッチ電流Ｉｓｗの立上りエッジが所定時間に亘って検出されなければ、スイッチ電流Ｉｓｗが不連続モードであると判定し、モード検出信号Ｓ１をローレベルに立ち下げる。

＜スイッチング電源（非絶縁型）＞
図８は、スイッチング電源（絶縁型）の全体構成を示す図である。本構成例のスイッチング電源１は、一次回路系１ｐ（ＧＮＤ１系）と二次回路系１ｓ（ＧＮＤ２系）との間を電気的に絶縁しつつ入力電圧Ｖｉから所望の出力電圧Ｖｏを生成して負荷Ｚに供給する絶縁型のＤＣ／ＤＣコンバータ（いわゆるフライバックコンバータ）であり、半導体装置１００と、半導体装置１００に集積化された出力トランジスタ１１と共にスイッチ出力回路１０を構成する種々のディスクリート部品（トランス１５、ダイオード１６、及び、キャパシタ１７）と、出力帰還回路４０と、を有する。

トランス１５は、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ互いに逆極性で電磁結合された一次巻線Ｌｐ（巻数Ｎｐ）と二次巻線Ｌｓ（巻数Ｎｓ）を含む。一次巻線Ｌｐの第１端は、入力電圧Ｖｉの印加端に接続されている。一次巻線Ｌｐの第２端は、出力トランジスタ１１（本図の例では半導体装置１００に内蔵）を介して一次回路系１ｐの接地端ＧＮＤ１に接続されている。二次巻線Ｌｓの第１端は、ダイオード１６のアノードに接続されている。ダイオード１６のカソードとキャパシタ１７の第１端は、いずれも出力電圧Ｖｏの印加端（＝負荷Ｚの高電位端）に接続されている。二次巻線Ｌｓの第２端、キャパシタ１７の第２端、及び、負荷Ｚの低電位端は、いずれも二次回路系１ｓの接地端ＧＮＤ２に接続されている。

なお、巻数Ｎｐ及びＮｓについては、所望の出力電圧Ｖｏが得られるように任意に調整すればよい。例えば、巻数Ｎｐが多いほど又は巻数Ｎｓが少ないほど出力電圧Ｖｏは低くなり、逆に、巻数Ｎｐが少ないほど又は巻数Ｎｓが多いほど出力電圧Ｖｏは高くなる。

出力帰還回路４０は、出力電圧Ｖｏに応じて帰還信号Ｓｆｂを生成する。なお、出力帰還回路４０の回路構成については任意であるが、シャントレギュレータとフォトカプラを用いる構成、或いは、トランス１５の補助巻線を用いる構成などが一般的である。

本構成例のスイッチング電源１において、出力トランジスタ１１がオンされているときには、入力電圧Ｖｉの印加端から一次巻線Ｌｐ及び出力トランジスタ１１を介して接地端ＧＮＤ１に向けた一次側電流Ｉｐが流れるので、一次巻線Ｌｐに電気エネルギが蓄えられる。一方、出力トランジスタ１１がオフされているときには、一次巻線Ｌｐと電磁結合された二次巻線Ｌｓに二次側電圧が誘起されるので、二次巻線Ｌｓからダイオード１６を介して接地端ＧＮＤ２に向けた二次側電流Ｉｓが流れる。その結果、キャパシタ１７が充電されて負荷Ｚに出力電圧Ｖｏが供給される。

このように、本構成例のスイッチング電源１によれば、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、入力電圧Ｖｉから出力電圧Ｖｏを生成して負荷Ｚに供給することができる。また、フライバック方式は、平滑インダクタを必要とするフォワード方式と比べて部品点数が少ないので、低コスト化にも有利であると言える。

なお、本図では明示されていないが、半導体装置１００には、出力トランジスタ１１の駆動手段として、これまでに説明してきたゲート駆動回路２０が搭載されている。すなわち、電流能力切替部Ｘを備えたゲート駆動回路２０（図２〜図６を参照）は、バックコンバータだけでなく、フライバックコンバータにも好適に用いることが可能である。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されているゲート駆動装置は、入力電圧から出力電圧を生成するスイッチング電源全般（ＤＣ／ＤＣコンバータ、ＡＣ／ＤＣコンバータ、ないしは、双方向インバータ）に利用することが可能である。

１ スイッチング電源
１ｐ 一次回路系
１ｓ 二次回路系
１０ スイッチ出力回路
１１、１１Ｐ 出力トランジスタ
１２、１６ ダイオード
１３ インダクタ
１４、１７ キャパシタ
１５ トランス
２０ ゲート駆動回路
２１ ＰＭＯＳＦＥＴ
２２ ＮＭＯＳＦＥＴ
３０ モード検出回路
４０ 出力帰還回路
１００ 半導体装置
Ｌｐ 一次巻線
Ｌｓ 二次巻線
Ｔ１ 電源端子
Ｔ２ 出力端子
Ｔ３ 帰還端子
Ｘ 電流能力切替部
Ｘ１、Ｘ３、Ｘ９ ＰＭＯＳＦＥＴ
Ｘ２、Ｘ４、Ｘ７、Ｘ１１ セレクタ
Ｘ５、Ｘ６、Ｘ１０ ＮＭＯＳＦＥＴ
Ｘ８ 電流制限素子（ダイオードまたは抵抗）
Ｚ 負荷

Claims (10)

1. スイッチング電源の出力トランジスタに流れるスイッチ電流が連続モードであるか不連続モードであるかに応じて前記出力トランジスタを駆動するための電流能力を切り替える電流能力切替部を有することを特徴とする駆動回路。
2. 前記電流能力切替部は、前記スイッチ電流が連続モードであるときに前記電流能力を引き下げ、前記スイッチ電流が不連続モードであるときに前記電流能力を引き上げることを特徴とする請求項１に記載の駆動回路。
3. 第１電源端と前記出力トランジスタの制御端との間に接続された第１トランジスタと、
   第２電源端と前記出力トランジスタの制御端との間に接続された第２トランジスタと、
   をさらに有し、
   前記第１トランジスタと前記第２トランジスタを相補的にオン／オフすることにより、前記出力トランジスタを駆動することを特徴とする請求項２に記載の駆動回路。
4. 前記電流能力切替部は、前記第１トランジスタまたは前記第２トランジスタに並列接続された第３トランジスタを含み、前記スイッチ電流が連続モードであるときに前記第３トランジスタをオフ状態とし、前記スイッチ電流が不連続モードであるときに前記第３トランジスタを前記第１トランジスタまたは前記第２トランジスタと同期してオン／オフさせることを特徴とする請求項３に記載の駆動回路。
5. 前記電流能力切替部は、前記第１トランジスタまたは前記第２トランジスタに直列接続された第３トランジスタを含み、前記スイッチ電流が連続モードであるときに前記第３トランジスタを半オン状態とし、前記スイッチ電流が不連続モードであるときに前記第３トランジスタをフルオン状態とすることを特徴とする請求項３に記載の駆動回路。
6. 前記電流能力切替部は、前記第１トランジスタまたは前記第２トランジスタへの印加電圧を制限するクランパを含み、前記スイッチ電流が連続モードであるときに前記クランパの電流能力を引き下げ、前記スイッチ電流が不連続モードであるときに前記クランパの電流能力を引き上げることを特徴とする請求項３に記載の駆動回路。
7. 前記電流能力切替部は、前記第１トランジスタまたは前記第２トランジスタに直列接続された電流制限素子と、前記電流制限素子に並列接続された第３トランジスタを含み、前記スイッチ電流が連続モードであるときに前記第３トランジスタをオフ状態とし、前記スイッチ電流が不連続モードであるときに前記第３トランジスタをオン状態とすることを特徴とする請求項３に記載の駆動回路。
8. 出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチ出力回路と、
   前記出力トランジスタを駆動する請求項１〜７のいずれか一項に記載の駆動回路と、
   前記出力トランジスタに流れるスイッチ電流が連続モードであるか不連続モードであるかを検出するモード検出回路と、
   を有することを特徴とするスイッチング電源。
9. 前記モード検出回路は、前記出力トランジスタのオンタイミングで前記スイッチ電流のエッジ検出を行うことを特徴とする請求項８に記載のスイッチング電源。
10. 前記モード検出回路は、前記スイッチ電流のエッジを１回または複数回連続で検出すれば連続モードであると判定し、前記スイッチ電流のエッジを所定時間検出しなければ不連続モードであると判定することを特徴とする請求項９に記載のスイッチング電源。

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